CN111327848A - 读出电路结构及其工作时序控制方法 - Google Patents

Abstract

本发明提供了一种读出电路结构及其工作时序控制方法，所述读出电路结构包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，复位控制开关的一端连接运算放大器的一输入端，复位控制开关的另一端连接比较器的输出端，运算放大器的输出端连接比较器的一输入端，比较器的另一输入端接入一参考电压。本发明的技术方案使得读出电路结构具备失调消除功能的同时，还能减少电容和开关的使用，以节省面积和功耗、降低控制信号时序复杂度以及提升整体电路精度。

Description

读出电路结构及其工作时序控制方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种读出电路结构及其工作时序控制方法。

背景技术

CIS(CMOS Image Sensor，CMOS图像传感器)中通常需要在感光单元(pixel)将光信号转换成电压信号后接PGA(Programmable Gain Amplifier，可编程增益放大器)将电压信号放大，然后再接ADC(Analog Digital Converter，模拟数字转换器)电路将模拟电压信号转换为数字信号，最终将转换得到的数字信号传输到芯片外。由于感光单元通常为阵列形式，为提高帧率，通常每一列感光单元均接一列由PGA和ADC组成的读出电路。

参阅图1，图1是现有的不带失调消除功能的读出电路结构的示意图，从图1中可看出，读出电路结构由一个PGA级联一个ADC组成，该结构不带失调消除功能。其中，PGA为开关电容结构，通过调整采样电容Cs和反馈电容Cf的比例来实现放大倍数可调；ADC为单积分结构，由一个比较器COMP和一个计数器COUNTER组成。

参阅图1和图2，图2是图1所示的不带失调消除功能的读出电路结构的工作时序示意图，其中，Trow表示一个时序周期，虚线波形为PGA输出节点的输出电压V_PGA的波形。t0时刻时序周期开始，PGA的复位信号PGA_RST变为高电平，控制图1中的PGA中的复位开关PGA_RST开关导通，PGA处于复位状态，PGA的输出节点的输出电压V_PGA在不考虑运算放大器(OTA)的失调电压的理想情况下等于共模电压VCM，此时输入信号VIN保持为Vin1电压，ADC的参考电压VRAMP保持为初始电压VINI；到t1时刻，复位状态结束，PGA的复位信号PGA_RST由高电平变为低电平，t1到t2时间为PGA的建立输出时间；到t2时刻建立完成，参考电压VRAMP开始以特定斜率随时间上升，开始ADC的第1次模数转换，当参考电压VRAMP超过输出节点的输出电压V_PGA时，即VRAMP>VCM时，ADC中的比较器COMP的输出VCOMP翻转，ADC完成第1次转换，但是，由于电路失调的存在，对于多列PGA和ADC组成的读出电路结构，PGA的输出节点的输出电压V_PGA存在偏差，为保证每列电路的正常工作，通常时序上会留出足够的时间，如图2中的t2到t3的时间；t3时刻ADC第1次转换结束，输入信号VIN开始由Vin1电压变化为Vin2电压，PGA的输出节点的输出电压V_PGA随之变化为电压VCM+(Vin1-Vin2)*Cs/Cf；到t4时刻，PGA输出建立完成，ADC开始第2次转换，参考电压VRAMP开始以特定斜率随时间上升，当参考电压VRAMP超过输出节点的输出电压V_PGA时，即VRAMP>VCM+(Vin1-Vin2)*Cs/Cf时，比较器COMP的输出VCOMP翻转，ADC完成第2次转换，到t5时刻转换结束；将两次转换的值在计数器COUNTER中做差，得到最终的有效输出。上述的信号处理方式称为相关双采样(CDS，Correlate Double Sample)，通过这种方式，可以有效地消除电路失调对最终信号处理结果的影响。

然而，要保证CDS处理的高精度效果，需要保证两次ADC转换过程的正常工作。但是，由于电路失调的存在，在ADC转换过程，特别是第1次转换过程中，PGA的输出节点的输出电压V_PGA会在理想值VCM的基础上存在失调，该失调导致ADC的比较器COMP的两个输入端的电压存在较大的差值，两者叠加，导致比较器COMP的翻转时间会在不同列的读出电路间存在较大差异，如图2中VCOMP节点的虚线波形所示，在t2到t3的时间之间，虚线和实线对应的翻转时间存在差异。并且，若电路失调过大，工作时序中第1次ADC转换没有留出足够多的时间，导致比较器COMP还未翻转就已经到了t3的结束时刻，或者t2时刻刚开始比较器COMP就翻转，则会对整个信号处理过程引入较大误差，且无法通过CDS处理消除，这样就降低了读出电路的信号处理精度，且由于电路失调的随机性，每列读出电路的表现不同，在图像传感器芯片系统中易引起列条纹、噪声增大等问题。

为提升PGA+ADC读出电路的精度，可在图1中的电路结构的基础上加入失调消除结构，如图3所示，图3是现有的带失调消除功能的读出电路结构的示意图，分别在PGA的运算放大器OTA上和ADC中的比较器COMP上增加相应的开关和电容，配合开关时序实现PGA中运算放大器OTA和ADC中比较器COMP的输入失调电压消除。失调消除功能的实现是通过将PGA中运算放大器OTA的失调和ADC中比较器COMP的失调分别存储在输入端所接的电容Cc和Cc2上，使得在正常工作时从PGA和ADC的输入端口、输出端口上看不到运算放大器OTA和比较器COMP的失调。这种结构虽然可以实现失调消除以及提升电路精度，但是需要至少增加5个开关和2个电容，如图3中PGA_OS1、PGA_OS2、OS_C1、OS_C1N、OS_C2这5个开关和Cc、Cc2这2个电容。因此，这种结构存在以下三个问题：(一)由于CMOS工艺中电容的实现占用的面积较大，增加Cc、Cc2这2个电容，势必会导致需要占用的总的面积较大；(二)由于ADC进行模数转换时，比较器COMP的输入端的对地寄生电容Cp会跟失调存储电容Cc2形成电容分压结构，使得ADC的实际模拟信号输入会乘以Cc2/(Cc2+Cp)这个系数，该系数显然小于1，即ADC的实际模拟信号输入有损失；(三)由于增加的开关较多，控制信号也相应地增加较多，由此会导致读出电路的时序控制较复杂，如图4所示，图4是图3所示的带失调消除功能的读出电路结构的工作时序示意图，该读出电路结构的整个电路工作时序周期可包括失调消除工作阶段和正常的可编程增益放大器电路及模拟数字转换器电路工作阶段(即正常的PGA+ADC工作阶段)这两个阶段。图4所示的工作时序控制方法具体可包括：开始工作时，首先进入失调消除工作阶段(即T1阶段)，第一失调存储信号PGA_OS1和第二失调存储信号PGA_OS2变为高电平，控制图3中相应的第一失调存储控制开关PGA_OS1和第二失调存储控制开关PGA_OS2导通，复位信号PGA_RST为低电平，控制图3中相应的复位控制开关PGA_RST断开，此时，运算放大器OTA和比较器COMP以及第二失调存储控制开关PGA_OS2之间形成单位增益负反馈结构，由于第一失调存储控制开关PGA_OS1导通，失调存储电容Cc相当于跨接在运算放大器OTA的两个输入端之间，此时，运算放大器OTA和比较器COMP两者的失调通过该单位增益负反馈结构被存储到失调存储电容Cc中；然后，第二失调存储信号PGA_OS2和第一失调存储信号PGA_OS1先后变为低电平，失调消除工作阶段结束，为了避免出现电荷泄露，第二失调存储信号PGA_OS2应先于第一失调存储信号PGA_OS1变为低电平；失调消除工作阶段结束后，开始进入正常的可编程增益放大器电路及模拟数字转换器电路工作阶段(即T2阶段)。

因此，需要提出一种新的读出电路结构，使得该读出电路结构具备失调消除功能的同时，还能减少电容和开关的使用，以节省面积和功耗、降低控制信号时序复杂度以及避免现有结构的精度损失以提升精度。

发明内容

本发明的目的在于提供一种读出电路结构及其工作时序控制方法，使得读出电路结构具备失调消除功能的同时，还能减少电容和开关的使用，以节省面积和功耗、降低控制信号时序复杂度以及提升整体电路精度。

为实现上述目的，本发明提供了一种读出电路结构，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述采样电容的另一端连接所述反馈电容的一端，所述反馈电容的另一端连接所述运算放大器的输出端，以形成所述可编程增益放大器电路的信号输出端，所述复位控制开关的一端连接所述运算放大器的一输入端，所述复位控制开关的另一端连接所述比较器的输出端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述比较器的一输入端，所述比较器的另一输入端接入一参考电压，所述比较器的输出端连接所述计数器的输入端。

可选的，所述复位控制开关的一端连接所述运算放大器的反向输入端，所述运算放大器的正向输入端接入所述共模电压，所述运算放大器的输出端连接所述比较器的正向输入端，所述比较器的反向输入端接入所述参考电压，所述运算放大器、所述复位控制开关以及所述比较器形成负反馈结构。

可选的，所述反馈电容两端的电压差为Vos_ota-Vos_comp，以使得所述运算放大器和所述比较器引入的失调电压被存储在所述反馈电容上，其中，Vos_ota为所述运算放大器的等效输入失调电压，Vos_comp为所述比较器的等效输入失调电压。

可选的，所述运算放大器为单级结构，所述比较器为单级结构或多级结构。

可选的，当所述比较器为多级结构时，所述比较器中的第一级的输出节点为所述比较器的输出节点。

可选的，所述采样电容和所述反馈电容为MOS电容。

可选的，所述复位控制开关为MOS开关。

可选的，所述运算放大器包括第一MOS晶体管至第五MOS晶体管；其中，所述第一MOS晶体管的源极连接第一电源，所述第一MOS晶体管的漏极连接第二MOS晶体管的源极和第五MOS晶体管的源极，所述第一MOS晶体管的栅极连接一直流偏置电压；所述第二MOS晶体管的漏极连接第三MOS晶体管的漏极，并形成所述运算放大器的输出端，所述第二MOS晶体管的栅极连接所述运算放大器的一输入端；所述第三MOS晶体管的源极连接第四MOS晶体管的源极并连接第二电源，所述第三MOS晶体管的栅极连接第四MOS晶体管的栅极以及所述第五MOS晶体管的漏极；所述第四MOS晶体管的漏极连接第五MOS晶体管的漏极；所述第五MOS晶体管的栅极连接所述运算放大器的另一输入端；

或者，所述第一MOS晶体管的漏极连接第一电源，所述第一MOS晶体管的源极连接第二MOS晶体管的漏极和第五MOS晶体管的漏极，所述第一MOS晶体管的栅极连接一直流偏置电压；所述第二MOS晶体管的源极连接第三MOS晶体管的源极，并形成所述运算放大器的输出端，所述第二MOS晶体管的栅极连接所述运算放大器的一输入端；所述第三MOS晶体管的漏极连接第四MOS晶体管的漏极并连接第二电源，所述第三MOS晶体管的栅极连接第四MOS晶体管的栅极以及所述第五MOS晶体管的源极；所述第四MOS晶体管的源极连接第五MOS晶体管的源极；所述第五MOS晶体管的栅极连接所述运算放大器的另一输入端。

可选的，所述比较器包括第六MOS晶体管至第十MOS晶体管；其中，所述第六MOS晶体管的源极连接第一电源，所述第六MOS晶体管的漏极连接第七MOS晶体管的源极和第十MOS晶体管的源极，所述第六MOS晶体管的栅极连接一直流偏置电压；所述第七MOS晶体管的漏极连接第八MOS晶体管的漏极，并形成所述比较器的输出端，所述第七MOS晶体管的栅极连接所述比较器的一输入端；所述第八MOS晶体管的源极连接第九MOS晶体管的源极并连接第二电源，所述第八MOS晶体管的栅极连接第九MOS晶体管的栅极以及所述第十MOS晶体管的漏极；所述第九MOS晶体管的漏极连接第十MOS晶体管的漏极；所述第十MOS晶体管的栅极连接所述比较器的另一输入端；

或者，所述第六MOS晶体管的漏极连接第一电源，所述第六MOS晶体管的源极连接第七MOS晶体管的漏极和第十MOS晶体管的漏极，所述第六MOS晶体管的栅极连接一直流偏置电压；所述第七MOS晶体管的源极连接第八MOS晶体管的源极，并形成所述比较器的输出端，所述第七MOS晶体管的栅极连接所述比较器的一输入端；所述第八MOS晶体管的漏极连接第九MOS晶体管的漏极并连接第二电源，所述第八MOS晶体管的栅极连接第九MOS晶体管的栅极以及所述第十MOS晶体管的源极；所述第九MOS晶体管的源极连接第十MOS晶体管的源极；所述第十MOS晶体管的栅极连接所述比较器的另一输入端。

本发明还提供了一种所述读出电路结构的工作时序控制方法，所述读出电路结构的整个电路工作周期包括失调消除工作阶段和正常的可编程增益放大器电路及模拟数字转换器电路工作阶段；所述工作时序控制方法包括：

开始工作时，进入失调消除工作阶段：

首先，复位信号变为高电平，控制所述复位控制开关导通，此时，所述运算放大器、所述比较器以及所述复位控制开关之间形成反馈结构，所述运算放大器和所述比较器的失调电压通过所述反馈结构被存储到所述反馈电容中；然后，复位信号变为低电平，随后，当所述模拟数字转换器电路的参考电压由共模电压降低为初始电压时，失调消除工作阶段结束；

失调消除工作阶段结束后，进入正常的可编程增益放大器电路及模拟数字转换器电路工作阶段：

首先，复位信号为低电平，所述运算放大器的输出电压开始跟所述模拟数字转换器电路的参考电压进行第一次比较，在第一次比较过程中，通过所述比较器的输出电压控制所述计数器的计数，得到第一次的计数结果；之后，所述可编程增益放大器电路的输入电压变化，由电压Vin1降低到电压Vin2，所述运算放大器的输出电压由共模电压上升为满足以下算式的电压：VCM+(Vin1-Vin2)*(Cs/Cf)，其中，VCM为共模电压，Cf为反馈电容，Cs为采样电容；

然后，所述运算放大器的输出电压与所述模拟数字转换器电路的参考电压进行第二次比较，所述计数器进行第二次计数；

然后，第二次计数与第一次计数的结果经所述计数器中的逻辑相减后，得到有效的模数转换结果。

与现有技术相比，本发明的技术方案具有以下有益效果：

1、本发明的读出电路结构，通过相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，所述复位控制开关的一端连接所述运算放大器的一输入端，所述复位控制开关的另一端连接所述比较器的输出端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述比较器的一输入端，所述比较器的另一输入端接入一参考电压，所述比较器的输出端连接所述计数器的输入端，使得所述读出电路结构具备失调消除功能，避免了因失调导致的精度损失，且节省了电路面积和功耗，有利于芯片小型化，提升芯片成本竞争力。

2、本发明的读出电路结构的工作时序控制方法，由于作用于本发明提供的所述读出电路结构，所述读出电路结构的整个电路工作周期包括失调消除工作阶段和正常的可编程增益放大器电路及模拟数字转换器电路工作阶段，所述读出电路结构具备失调消除功能且所用到的器件少，使得所述读出电路结构的控制时序的复杂度明显降低，提升了整体电路精度。

附图说明

图1是现有的不带失调消除功能的读出电路结构的示意图；

图2是图1所示的不带失调消除功能的读出电路结构的工作时序示意图；

图3是现有的带失调消除功能的读出电路结构的示意图；

图4是图3所示的带失调消除功能的读出电路结构的工作时序示意图；

图5是本发明一实施例的带失调消除功能的读出电路结构的示意图；

图6是图5所示的带失调消除功能的读出电路结构的工作时序示意图；

图7是图5所示的带失调消除功能的读出电路结构的一种具体实现电路的示意图。

具体实施方式

为使本发明的目的、优点和特征更加清楚，以下结合附图5～7对本发明提出的读出电路结构及其工作时序控制方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明一实施例提供一种读出电路结构，参阅图5，图5是本发明一实施例的带失调消除功能的读出电路结构的示意图，从图5可看出，所述读出电路结构包括：相耦合设置的一可编程增益放大器电路PGA和一模拟数字转换器电路ADC，所述可编程增益放大器电路PGA包括一采样电容Cs、一反馈电容Cf、一运算放大器OTA以及一复位控制开关PGA_OS，所述模拟数字转换器电路ADC包括一比较器COMP和一计数器COUNTER；其中，所述采样电容Cs的一端作为所述可编程增益放大器电路PGA的信号输入端VIN，所述采样电容Cs的另一端连接所述反馈电容Cf的一端，所述反馈电容Cf的另一端连接所述运算放大器OTA的输出端，以形成所述可编程增益放大器电路PGA的信号输出端，所述复位控制开关PGA_OS的一端连接所述运算放大器OTA的一输入端，所述复位控制开关PGA_OS的另一端连接所述比较器COMP的输出端，所述运算放大器OTA的另一输入端接入一共模电压VCM，所述运算放大器OTA的输出端连接所述比较器COMP的一输入端，所述比较器COMP的另一输入端接入一参考电压VRAMP，所述比较器COMP的输出端连接所述计数器COUNTER的输入端。

其中，所述复位控制开关PGA_OS的一端连接所述运算放大器OTA的反向输入端(-)，所述运算放大器OTA的正向输入端(+)接入所述共模电压VCM，所述运算放大器OTA的输出端连接所述比较器COMP的正向输入端(+)，所述比较器COMP的反向输入端(-)接入所述参考电压VRAMP。所述采样电容Cs的所述另一端通过节点VN连接所述运算放大器OTA的反向输入端(-)；所述反馈电容Cf的所述另一端通过节点V_PGA连接所述比较器COMP的正向输入端(+)；所述运算放大器OTA的反向输入端(-)通过所述节点VN连接所述复位控制开关PGA_OS的一端，所述运算放大器OTA的输出端通过所述节点V_PGA连接所述比较器COMP的正向输入端(+)；所述比较器COMP的输出端通过节点VCOMP连接所述计数器COUNTER的输入端；所述复位控制开关PGA_OS跨接在所述节点VN和所述节点VCOMP之间；所述计数器COUNTER的后级为本发明的所述读出电路结构的输出端。

通过将所述复位控制开关PGA_OS的所述另一端连接至所述比较器COMP的输出端(即所述节点VCOMP)、所述比较器COMP的正向输入端(+)连接所述可编程增益放大器电路PGA的输出端的所述节点V_PGA以及将所述比较器COMP的反向输入端(-)连接所述模拟数字转换器电路ADC的所述参考电压VRAMP，使得所述读出电路结构在开始工作时，所述运算放大器OTA、所述复位控制开关PGA_OS以及所述比较器COMP能够形成负反馈结构。

设所述运算放大器OTA的等效输入失调电压为Vos_ota，所述比较器COMP的等效输入失调电压为Vos_comp，那么，由于形成了负反馈结构，使得所述可编程增益放大器电路PGA的输出端的所述节点V_PGA的电压与所述模拟数字转换器电路ADC的所述参考电压VRAMP的初始电压(设初始电压与共模电压VCM相等)相差Vos_comp，以及，使得所述运算放大器OTA的反向输入端的所述节点VN的电压与所述共模电压VCM相差Vos_ota，进而使得所述反馈电容Cf两端的电压差为(VCM+Vos_ota)-(VCM+Vos_comp)＝Vos_ota-Vos_comp，相当于由所述运算放大器OTA和所述比较器COMP引入的失调电压被存储在了所述反馈电容Cf上，从而达到消除失调电压对所述读出电路结构的信号处理精度的影响，避免了因失调导致的精度损失。因此，本实施例的所述读出电路结构在具备失调消除功能的同时，还能减少电容和开关的使用，大大减少了电路面积和功耗，更加有利于芯片小型化，提升芯片成本竞争力。

另外，由于在失调消除的过程中，所述运算放大器OTA、所述复位控制开关PGA_OS以及所述比较器COMP形成了负反馈结构，为了保证稳定性，所述运算放大器OTA为单级结构(即单级运算放大器)，所述比较器COMP为单级结构(即单级比较器)或多级结构(即多级比较器)。且当所述比较器COMP为多级结构时，所述比较器COMP中的第一级的输出节点作为所述比较器COMP的输出节点(即所述节点VCOMP)。所述多级结构由多个单级结构级联形成。

所述采样电容Cs和所述反馈电容Cf可以为MOS电容；所述复位控制开关PGA_OS可以为MOS开关；所述运算放大器OTA和所述比较器COMP均可以为一种5管运放，即所述运算放大器OTA可包括第一MOS晶体管至第五MOS晶体管，所述比较器COMP可包括第六MOS晶体管至第十MOS晶体管。

参阅图7，图7是图5所示的带失调消除功能的读出电路结构的一种具体实现电路的示意图，其显示与图5相同的读出电路结构中虚线框中运算放大器OTA和比较器COMP的详细结构(图7中以箭头方式引出，以便于对照)。从图7中可看出，所述运算放大器OTA包括第一MOS晶体管至第五MOS晶体管；其中，所述第一MOS晶体管M0的源极(带箭头侧，下同)连接第一电源，所述第一MOS晶体管M0的漏极连接第二MOS晶体管M1的源极和第五MOS晶体管M4的源极，所述第一MOS晶体管M0的栅极连接一直流偏置电压VBN；所述第二MOS晶体管M1的漏极连接第三MOS晶体管M2的漏极，并形成所述运算放大器OTA的输出端VOUT，所述第二MOS晶体管M1的栅极连接所述运算放大器OTA的一输入端，该输入端可以为反向输入端(-)(即连接至VIN端)；所述第三MOS晶体管M2的源极连接第四MOS晶体管M3的源极并连接第二电源，所述第三MOS晶体管M2的栅极连接第四MOS晶体管M3的栅极以及所述第五MOS晶体管M4的漏极；所述第四MOS晶体管M3的漏极连接第五MOS晶体管M4的漏极；所述第五MOS晶体管M4的栅极连接所述运算放大器OTA的另一输入端，该输入端可以为正向输入端(+)(即连接至VIP端)；所述第三MOS晶体管M2的栅极与第四MOS晶体管M3的栅极之间设有节点V1，所述第四MOS晶体管M3的漏极与第五MOS晶体管M4的漏极之间设有节点V2，所述节点V1与节点V2之间短接。

或者，上述的第一MOS晶体管至第五MOS晶体管的源极与漏极的位置可以互换而不影响所述读出电路结构的正常运行。具体地，所述第一MOS晶体管M0的漏极连接第一电源，所述第一MOS晶体管M0的源极连接第二MOS晶体管M1的漏极和第五MOS晶体管M4的漏极，所述第一MOS晶体管M0的栅极连接一直流偏置电压VBN；所述第二MOS晶体管M1的源极连接第三MOS晶体管M2的源极，并形成所述运算放大器OTA的输出端VOUT，所述第二MOS晶体管M1的栅极连接所述运算放大器OTA的一输入端，该输入端可以为反向输入端(-)(即连接至VIN端)；所述第三MOS晶体管M2的漏极连接第四MOS晶体管M3的漏极并连接第二电源，所述第三MOS晶体管M2的栅极连接第四MOS晶体管M3的栅极以及所述第五MOS晶体管M4的源极；所述第四MOS晶体管M3的源极连接第五MOS晶体管M4的源极；所述第五MOS晶体管M4的栅极连接所述运算放大器OTA的另一输入端，该输入端可以为正向输入端(+)(即连接至VIP端)。

并且，从图7中可看出，所述比较器COMP包括第六MOS晶体管至第十MOS晶体管；其中，所述第六MOS晶体管M5的源极(带箭头侧，下同)连接第一电源，所述第六MOS晶体管M5的漏极连接第七MOS晶体管M6的源极和第十MOS晶体管M9的源极，所述第六MOS晶体管M5的栅极连接一直流偏置电压VBN；所述第七MOS晶体管M6的漏极连接第八MOS晶体管M7的漏极，并形成所述比较器COMP的输出端VOUT，所述第七MOS晶体管M6的栅极连接所述比较器COMP的一输入端，该输入端可以为反向输入端(-)(即连接至VIN端)；所述第八MOS晶体管M7的源极连接第九MOS晶体管M8的源极并连接第二电源，所述第八MOS晶体管M7的栅极连接第九MOS晶体管M8的栅极以及所述第十MOS晶体管M9的漏极；所述第九MOS晶体管M8的漏极连接第十MOS晶体管M9的漏极；所述第十MOS晶体管M9的栅极连接所述比较器COMP的另一输入端，该输入端可以为正向输入端(+)(即连接至VIP端)；所述第八MOS晶体管M7的栅极与第九MOS晶体管M8的栅极之间设有节点V3，所述第九MOS晶体管M8的源极与第十MOS晶体管M9的源极之间设有节点V4，所述节点V3与节点V4之间短接。

或者，上述的第六MOS晶体管至第十MOS晶体管的源极与漏极的位置可以互换而不影响所述读出电路结构的正常运行。具体地，所述第六MOS晶体管M5的漏极连接第一电源，所述第六MOS晶体管M5的源极连接第七MOS晶体管M6的漏极和第十MOS晶体管M9的漏极，所述第六MOS晶体管M5的栅极连接一直流偏置电压VBN；所述第七MOS晶体管M6的源极连接第八MOS晶体管M7的源极，并形成所述比较器COMP的输出端VOUT，所述第七MOS晶体管M6的栅极连接所述比较器COMP的一输入端，该输入端可以为反向输入端(-)(即连接至VIN端)；所述第八MOS晶体管M7的漏极连接第九MOS晶体管M8的漏极并连接第二电源，所述第八MOS晶体管M7的栅极连接第九MOS晶体管M8的栅极以及所述第十MOS晶体管M9的源极；所述第九MOS晶体管M8的源极连接第十MOS晶体管M9的源极；所述第十MOS晶体管M9的栅极连接所述比较器COMP的另一输入端，该输入端可以为正向输入端(+)(即连接至VIP端)。

其中，所述第一电源可以为电源负极VSS，所述第二电源可以为电源正极VDD，VSS可以指接地，也可以指比VDD低的电压。所述运算放大器OTA和所述比较器COMP的电路结构可以不仅限于上述的5管运放结构，也可以是其它合适的结构。

综上所述，本发明提供的读出电路结构，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述采样电容的另一端连接所述反馈电容的一端，所述反馈电容的另一端连接所述运算放大器的输出端，以形成所述可编程增益放大器电路的信号输出端，所述复位控制开关的一端连接所述运算放大器的一输入端，所述复位控制开关的另一端连接所述比较器的输出端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述比较器的一输入端，所述比较器的另一输入端接入一参考电压，所述比较器的输出端连接所述计数器的输入端。本发明的读出电路结构具备失调消除功能，避免了因失调导致的精度损失，且节省了电路面积和功耗，有利于芯片小型化，提升芯片成本竞争力。

本发明一实施例提供一种读出电路结构的工作时序控制方法，参阅图6，图6是图5所示的带失调消除功能的读出电路结构的工作时序示意图，从图6中可看出，所述读出电路结构的整个电路工作周期(即Trow)包括失调消除工作阶段(即T1阶段)和正常的可编程增益放大器电路及模拟数字转换器电路工作阶段(即T2阶段)，虚线为所述节点V_PGA信号波形。

所述工作时序控制方法包括：

开始工作时，进入失调消除工作阶段：

首先，t0时刻，所述可编程增益放大器电路PGA的复位信号PGA_OS变为高电平，控制所述复位控制开关PGA_OS导通，此时，所述运算放大器OTA、所述比较器COMP以及所述复位控制开关PGA_OS之间形成负反馈结构，所述运算放大器OTA和所述比较器COMP的失调电压通过所述负反馈结构被存储到所述反馈电容Cf中；具体地，设所述运算放大器OTA的等效输入失调电压为Vos_ota，所述比较器COMP的等效输入失调电压为Vos_comp，那么，由于形成了负反馈结构，使得所述可编程增益放大器电路PGA的输出端的所述节点V_PGA的电压与所述模拟数字转换器电路ADC的所述参考电压VRAMP的初始电压(设初始电压与共模电压VCM相等)相差Vos_comp，以及，使得所述运算放大器OTA的反向输入端的所述节点VN的电压与所述共模电压VCM相差Vos_ota，进而使得所述反馈电容Cf两端的电压差为(VCM+Vos_ota)-(VCM+Vos_comp)＝Vos_ota-Vos_comp，相当于由所述运算放大器OTA和所述比较器COMP引入的失调电压被存储在了所述反馈电容Cf上，从而达到消除失调电压对所述读出电路结构的信号处理精度的影响，避免了因失调导致的精度损失。

然后，在t1时刻，复位信号PGA_OS变为低电平，随后，在t2时刻，所述模拟数字转换器电路ADC的参考电压VRAMP由共模电压VCM降低为初始电压VINI，失调消除工作阶段结束。

失调消除工作阶段结束后，进入正常的可编程增益放大器电路PGA及模拟数字转换器电路ADC工作阶段：

首先，在t2到t4时间，复位信号PGA_OS为低电平，所述运算放大器OTA的输出电压V_PGA开始跟所述模拟数字转换器电路ADC的参考电压VRAMP进行第一次比较，在第一次比较过程中，通过所述比较器COMP的输出电压VCOMP控制所述计数器COUNTER的计数，得到第一次的计数结果；其中，t2到t4时间，输出电压V_PGA仍保持为与共模电压VCM相等，t2到t3时间为PGA的建立输出时间，到t3时刻建立完成，参考电压VRAMP开始以特定斜率随时间上升，开始ADC的第1次模数转换，当参考电压VRAMP超过输出电压V_PGA时，即VRAMP>VCM时，比较器COMP的输出VCOMP翻转，ADC完成第1次模数转换，t4时刻ADC第1次模数转换结束，参考电压VRAMP变为初始电压VINI；

之后，t4到t5时间为PGA的输出建立时间，所述可编程增益放大器电路PGA的输入电压VIN变化，由电压Vin1降低到电压Vin2，所述运算放大器OTA的输出电压V_PGA由共模电压VCM上升为满足以下算式的电压：VCM+(Vin1-Vin2)*(Cs/Cf)，其中，Cf为反馈电容，Cs为采样电容；

然后，在t5到t6时间，所述运算放大器OTA的输出电压V_PGA与所述模拟数字转换器电路ADC的参考电压VRAMP进行第二次比较，所述计数器进行第二次计数；其中，在t5时刻，ADC开始第2次模数转换，参考电压VRAMP开始以特定斜率随时间上升，当参考电压VRAMP超过输出节点的输出电压V_PGA时，即VRAMP>VCM+(Vin1-Vin2)*Cs/Cf时，比较器COMP的输出VCOMP翻转，ADC完成第2次模数转换，到t6时刻转换结束；

然后，第二次计数与第一次计数的结果经所述计数器COUNTER中的逻辑相减后，得到有效的模数转换结果，即输出有效的数字信号。

从上述的所述读出电路结构的工作时序控制方法可知，由于所述读出电路结构具有失调消除的功能，使得在图6所示的工作时序中的t3到t4时刻和t5到t6时刻的两次ADC模数转换过程中，所述比较器COMP的翻转时间点不受电路失调电压的影响，从而避免出现不带失调消除功能的读出电路结构中的信号处理精度损失的问题，也避免了图像传感器芯片列级读出电路出现列条纹、噪声增大等问题；并且，相比现有图3所示的带失调消除功能的读出电路结构，由于本实施例的带失调消除功能的读出电路结构所用到的器件(电容和开关)大幅减少，使得相比图4所示的控制时序，本实施例的所述读出电路结构的控制时序的复杂度明显降低，时序控制更简单，提升了整体电路精度；从配合所述读出电路结构所提出的工作时序可看出，所述读出电路结构对所述运算放大器OTA和所述比较器COMP的失调电压不敏感，使得能够实现高精度的模拟信号放大以及高精度模数转换。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种读出电路结构，其特征在于，包括：相耦合设置的一可编程增益放大器电路和一模拟数字转换器电路，所述可编程增益放大器电路包括一采样电容、一反馈电容、一运算放大器以及一复位控制开关，所述模拟数字转换器电路包括一比较器和一计数器；其中，所述采样电容的一端作为所述可编程增益放大器电路的信号输入端，所述采样电容的另一端连接所述反馈电容的一端，所述反馈电容的另一端连接所述运算放大器的输出端，以形成所述可编程增益放大器电路的信号输出端，所述复位控制开关的一端连接所述运算放大器的一输入端，所述复位控制开关的另一端连接所述比较器的输出端，所述运算放大器的另一输入端接入一共模电压，所述运算放大器的输出端连接所述比较器的一输入端，所述比较器的另一输入端接入一参考电压，所述比较器的输出端连接所述计数器的输入端。

2.如权利要求1所述的读出电路结构，其特征在于，所述复位控制开关的一端连接所述运算放大器的反向输入端，所述运算放大器的正向输入端接入所述共模电压，所述运算放大器的输出端连接所述比较器的正向输入端，所述比较器的反向输入端接入所述参考电压，所述运算放大器、所述复位控制开关以及所述比较器形成负反馈结构。

3.如权利要求1所述的读出电路结构，其特征在于，所述反馈电容两端的电压差为Vos_ota-Vos_comp，以使得所述运算放大器和所述比较器引入的失调电压被存储在所述反馈电容上，其中，Vos_ota为所述运算放大器的等效输入失调电压，Vos_comp为所述比较器的等效输入失调电压。

4.如权利要求1所述的读出电路结构，其特征在于，所述运算放大器为单级结构，所述比较器为单级结构或多级结构。

5.如权利要求4所述的读出电路结构，其特征在于，当所述比较器为多级结构时，所述比较器中的第一级的输出节点为所述比较器的输出节点。

6.如权利要求1所述的读出电路结构，其特征在于，所述采样电容和所述反馈电容为MOS电容。

7.如权利要求1所述的读出电路结构，其特征在于，所述复位控制开关为MOS开关。

8.如权利要求1所述的读出电路结构，其特征在于，所述运算放大器包括第一MOS晶体管至第五MOS晶体管；其中，所述第一MOS晶体管的源极连接第一电源，所述第一MOS晶体管的漏极连接第二MOS晶体管的源极和第五MOS晶体管的源极，所述第一MOS晶体管的栅极连接一直流偏置电压；所述第二MOS晶体管的漏极连接第三MOS晶体管的漏极，并形成所述运算放大器的输出端，所述第二MOS晶体管的栅极连接所述运算放大器的一输入端；所述第三MOS晶体管的源极连接第四MOS晶体管的源极并连接第二电源，所述第三MOS晶体管的栅极连接第四MOS晶体管的栅极以及所述第五MOS晶体管的漏极；所述第四MOS晶体管的漏极连接第五MOS晶体管的漏极；所述第五MOS晶体管的栅极连接所述运算放大器的另一输入端；

或者，所述第一MOS晶体管的漏极连接第一电源，所述第一MOS晶体管的源极连接第二MOS晶体管的漏极和第五MOS晶体管的漏极，所述第一MOS晶体管的栅极连接一直流偏置电压；所述第二MOS晶体管的源极连接第三MOS晶体管的源极，并形成所述运算放大器的输出端，所述第二MOS晶体管的栅极连接所述运算放大器的一输入端；所述第三MOS晶体管的漏极连接第四MOS晶体管的漏极并连接第二电源，所述第三MOS晶体管的栅极连接第四MOS晶体管的栅极以及所述第五MOS晶体管的源极；所述第四MOS晶体管的源极连接第五MOS晶体管的源极；所述第五MOS晶体管的栅极连接所述运算放大器的另一输入端。

9.如权利要求1所述的读出电路结构，其特征在于，所述比较器包括第六MOS晶体管至第十MOS晶体管；其中，所述第六MOS晶体管的源极连接第一电源，所述第六MOS晶体管的漏极连接第七MOS晶体管的源极和第十MOS晶体管的源极，所述第六MOS晶体管的栅极连接一直流偏置电压；所述第七MOS晶体管的漏极连接第八MOS晶体管的漏极，并形成所述比较器的输出端，所述第七MOS晶体管的栅极连接所述比较器的一输入端；所述第八MOS晶体管的源极连接第九MOS晶体管的源极并连接第二电源，所述第八MOS晶体管的栅极连接第九MOS晶体管的栅极以及所述第十MOS晶体管的漏极；所述第九MOS晶体管的漏极连接第十MOS晶体管的漏极；所述第十MOS晶体管的栅极连接所述比较器的另一输入端；

或者，所述第六MOS晶体管的漏极连接第一电源，所述第六MOS晶体管的源极连接第七MOS晶体管的漏极和第十MOS晶体管的漏极，所述第六MOS晶体管的栅极连接一直流偏置电压；所述第七MOS晶体管的源极连接第八MOS晶体管的源极，并形成所述比较器的输出端，所述第七MOS晶体管的栅极连接所述比较器的一输入端；所述第八MOS晶体管的漏极连接第九MOS晶体管的漏极并连接第二电源，所述第八MOS晶体管的栅极连接第九MOS晶体管的栅极以及所述第十MOS晶体管的源极；所述第九MOS晶体管的源极连接第十MOS晶体管的源极；所述第十MOS晶体管的栅极连接所述比较器的另一输入端。

10.一种如权利要求1至9中任一项所述的读出电路结构的工作时序控制方法，其特征在于，所述读出电路结构的整个电路工作周期包括失调消除工作阶段和正常的可编程增益放大器电路及模拟数字转换器电路工作阶段；所述工作时序控制方法包括：

开始工作时，进入失调消除工作阶段：

首先，复位信号变为高电平，控制所述复位控制开关导通，此时，所述运算放大器、所述比较器以及所述复位控制开关之间形成反馈结构，所述运算放大器和所述比较器的失调电压通过所述反馈结构被存储到所述反馈电容中；然后，复位信号变为低电平，随后，当所述模拟数字转换器电路的参考电压由共模电压降低为初始电压时，失调消除工作阶段结束；

失调消除工作阶段结束后，进入正常的可编程增益放大器电路及模拟数字转换器电路工作阶段：

首先，复位信号为低电平，所述运算放大器的输出电压开始跟所述模拟数字转换器电路的参考电压进行第一次比较，在第一次比较过程中，通过所述比较器的输出电压控制所述计数器的计数，得到第一次的计数结果；之后，所述可编程增益放大器电路的输入电压变化，由电压Vin1降低到电压Vin2，所述运算放大器的输出电压由共模电压上升为满足以下算式的电压：VCM+(Vin1-Vin2)*(Cs/Cf)，其中，VCM为共模电压，Cf为反馈电容，Cs为采样电容；

然后，所述运算放大器的输出电压与所述模拟数字转换器电路的参考电压进行第二次比较，所述计数器进行第二次计数；

然后，第二次计数与第一次计数的结果经所述计数器中的逻辑相减后，得到有效的模数转换结果。

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