CN111316447A - 用于减轻碳化硅mosfet器件中的短沟道效应的方法和组件 - Google Patents
用于减轻碳化硅mosfet器件中的短沟道效应的方法和组件 Download PDFInfo
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Abstract
本文提供了一种功率晶体管组件和减轻功率晶体管组件中的短沟道效应的方法。功率晶体管组件包括：第一半导体材料层，该第一半导体材料层由第一导电型材料形成；和硬掩模层，该硬掩模层覆盖第一层的至少一部分并且具有穿过其暴露第一层的表面的窗口。功率晶体管组件还包括：第一区，该第一区在第二导电型材料的第一半导体材料层中形成并且与窗口对准；一个或多个源极区，该一个或多个源极区在第一区内由第一导电型材料形成并且被第一区的一部分分隔开；以及第一区的延伸部，该第一区的延伸部横向地延伸穿过第一层的表面。
Description
相关申请的交叉引用
本申请要求于2017年11月7日提交的美国临时申请第62/582,438号的优先权和权益，其全部内容通过引用并入本文。
背景技术
本说明书涉及半导体器件和半导体器件的制造，更具体地涉及在碳化硅(SiC)上的竖直的、双注入型金属氧化物半导体场效应晶体管(MOSFET)器件及制造它们的方法。
碳化硅(SiC)是宽带隙(WBG)半导体材料，该宽带隙半导体材料具有使其适用于高电压、高功率半导体器件的材料特性。然而，SiC还展现出缺乏不期望的任何注入物类的扩散。这种限制意味着所有注入的层相对于半导体材料的表面是浅的，并且因此所有结深度受限于离子注入装备的能力(通常在1.0-2.0μm的范围内)。由于与需要将源极注入“自对准”放置到形成体层的硬掩模相关的约束，并且由于期望具有带有低“漏极-源极导通电阻”(RDS(on))的MOSFET，竖直的、双注入型金属氧化物半导体(VDIMOS)的沟道长度比期望的短。当在漏极和源极之间的高反向电压下，MOS器件的沟道接近P体中的耗尽层的宽度时，MOSFET的漏极电流展现出“短沟道”效应，这由靠近雪崩电压的高泄漏电流来表现出来。这种异常漏电流的一个特征是，可以通过栅极上的负偏置被完全消除该异常漏电流，这具有以电子方式增加沟道的有效长度效应。因为阈值电压依赖于温度特性，所以当在P阱中形成反型层所需的电压降低时，“短沟道”效应在升高的环境温度和操作温度下甚至更显著。短沟道效应(也称为漏极诱导势垒降低(DIBL)或穿通)由于局部温度增加和栅极氧化物中的热载流子的注入速率增加，可能影响MOSFET的长期可靠性。
例如，在带有“长沟道”的经典MOSFET中，主体中形成反型层所需的栅极电压完全独立于漏极电压。在漏极诱导势垒降低(DIBL)的情况下，主体内的耗尽区具有降低用于电子的势能垒的效果。栅极电压具有将势垒降低到电子能够流动的程度的功能。随着沟道变得越来越短，更大的漏极电压(VD)会将主体中的耗尽区加宽到一定程度，这降低了势垒，从而允许电子在源极和漏极之间流动。
发明内容
在一个实施方案中，功率晶体管组件包括：第一半导体材料层，该第一半导体材料层由第一导电型材料形成；和硬掩模层，该硬掩模层覆盖第一层的至少一部分并且具有穿过其暴露第一层的表面的窗口。功率晶体管组件还包括：第一区，该第一区在第二导电型材料的第一半导体材料层中形成并且与窗口对准；一个或多个源极区，该一个或多个源极区在第一区内由第一导电型材料形成并且被第一区的一部分分隔开；以及第一区的延伸部，该第一区的延伸部横向地延伸穿过第一层的表面。
在另一实施方案中，一种减轻功率晶体管组件中的短沟道效应的方法包括在由碳化硅材料形成的衬底的第一表面上使用多晶硅层作为硬掩模来阻挡注入，该多晶硅层具有相对于衬底的外表面和内表面，以及在该内表面和该外表面之间延伸的面，该内表面和该外表面之间的距离限定了多晶硅层的厚度。该方法还包括打开穿过多晶硅层到达衬底的第一表面的窗口，并且在衬底的第一表面中注入杂质以形成与窗口完美对准的主体区。该方法进一步包括在主体区中形成源极区，在多晶硅层上生长氧化物，蚀刻掉氧化物，以及将附加的杂质注入到接近蚀刻的氧化面的衬底的第一表面中，形成背离源极区延伸的主体区的横向延伸部，以形成功率晶体管组件的更长沟道。
在又一实施方案中，功率半导体组件包括：半导体衬底，该半导体衬底由N型材料形成并且具有第一杂质浓度；和P阱，该P阱形成在在半导体衬底的第一表面上并且具有第二杂质浓度，该第二杂质浓度大于半导体衬底的第一杂质浓度。功率半导体组件还包括N型源极区，该N型源极区形成在P阱中的半导体衬底的第一表面上并且具有大于第一杂质浓度的第三杂质浓度、形成在半导体衬底的第一表面上并且远离N型源极区横向地延伸的至少一个P型延伸部区、以及形成在N型源极区之间的半导体衬底的第一表面上的栅极绝缘膜。
附图说明
图1至10示出了本文描述的方法和装置的示例性实施方案。
图1至4示出了根据本公开的示例性实施方案的形成竖直的、双注入型金属氧化物半导体场效应晶体管(MOSFET)的序列。
图5至8示出了根据本公开的另一示例性实施方案的形成竖直的、双注入型金属氧化物半导体场效应晶体管(MOSFET)的序列。
图9是形成具有多个沟道延伸部的功率晶体管组件的过程的截剖视图。
图10是根据本公开的示例性实施方案的减轻功率晶体管组件中的短沟道效应的方法的流程图。
尽管各种实施方案的特定的特征可能在一些附图中示出而在其他附图中没有示出，但这仅仅是为了方便。任何附图的任何特征可以与任何其他附图的任何特征相结合来引用和/或要求保护。
除非另有说明，否则本文提供的附图意味着说明本公开的实施方案的特征。这些特征被认为适用于包括本公开的一个或多个实施方案的多种系统。因此，附图并不意味着包括本领域普通技术人员已知的用于实践本文公开的实施方案所需的所有常规特征。
具体实施方式
以下详细描述通过示例而非限制的方式示出了本公开的实施方案。设想的是本公开在多个不同的应用中对碳化硅半导体器件有一般的应用。
本文描述了竖直的双注入型金属氧化物半导体(VDMOS)器件的实施方案。该VDMOS器件合并双注入制造工艺，其中通过由器件的硬掩模(多晶硅)的边缘限定的公共窗口注入p型掺杂区和n+型源极区。根据一些实施方案，硬掩模层包括金属(metal或metals)，该金属可以呈金属氮化物的形式(例如氮化钛)。硬掩模层还可以由非金属氮化物(诸如氮化硅)、氮氧化物(诸如氮氧化硅)等形成。P区比n+源极注入得更深，并且表面沟道长度被限定为在p源极和n+源极之间的横向的注入距离。例如，在n型增强型MOSFET中，例如，栅极上的正偏压导致在栅极氧化物下的p型区中形成表面反型层—或沟道，并且从而在源极和漏极之间产生导电路径。然后，正漏极电压的施加在漏极和源极之间产生电流。电子进入源极端子并且横向地流过在栅极下的反型层到达n漂移区，然后电子竖直的流过n漂移区到达漏极端子。
在一个实施方案中，功率晶体管组件包括由第一导电型材料(诸如带有例如多晶硅材料的硬掩模层的、外延形成的碳化硅(SiC)衬底，该硬掩模层覆盖第一层的至少一部分并且具有穿过其暴露第一层的表面的窗口)形成的第一半导体材料层。在一些实施方案中，在形成硬掩模层之前，在第一半导体材料层上形成薄氧化物层。第一区形成在第二导电型材料的第一半导体材料层中并且与窗口紧密地对准。一个或多个源极区与第一区形成pn结。一个或多个源极区在第一区内由第一导电型材料形成并且被第一区的一部分分隔开。形成第一区的延伸部以横向地延伸穿过第一层的表面。该延伸部可以包括独立于一个或多个串行延伸部中的彼此形成的一个或多个串行延伸部。第一区的延伸部用于延长沟道并且减少短沟道效应。第一个区不能简单地被延长以达到同样的目的。如果简单地延伸第一区(P阱)，则这将达到与最初将第一区形成为更长的主体大致相同的结果，除此之外，这将通过挤压JFET区而产生负面影响。为了避免挤压，在示例性实施方案中，第一区延伸到第一层中的深度大于1.0微米。在其他实施方案中，第一区延伸到第一层中大致0.75微米至大致1.25微米的深度。在示例实施方案中，一个或多个串行延伸部延伸到第一层中的深度大致为第一区深度的50％。在其他实施方案中，一个或多个串行延伸部延伸到第一层中的深度大致为0.2微米至大致0.5微米。较浅的延伸部有助于减轻短沟道的影响，而没有挤压现象。
在各种实施方案中，漏极区形成在与一个或多个源极区相对的第一层的侧部。
一种减轻功率晶体管组件中的短沟道效应的方法包括在由第一导电型碳化硅材料形成的衬底的第一表面上形成例如多晶硅材料的硬掩模层。硬掩模层具有相对于衬底的外表面和内表面，以及在内表面和外表面之间延伸的面。内表面和外表面之间的距离限定了硬掩模层的厚度。该方法包括打开穿过硬掩模层到达衬底的第一表面的窗口，在衬底的第一表面中注入杂质以形成与该窗口大致对准的主体区，以及在具有第一导电型碳化硅材料的主体区中形成源极区。该方法进一步包括氧化硬掩模层的表面，蚀刻掉硬掩模层的氧化表面，以及将附加的杂质注入到接近蚀刻的氧化表面的衬底的第一表面中，形成在层的方向上背离源极区延伸的主体区的横向延伸部。硬掩模层的面可以被重复地氧化、蚀刻，并且附加的杂质被注入到衬底的第一表面中，以形成在硬掩模层的方向上背离源极区延伸的主体区的附加的横向延伸部。漏极区可以形成在与多晶硅层相对的衬底的第二表面上。
参考横截面和附图并且参考着重于实施主要实施方案的方法，对本公开实施方案进行了全面详细的描述。在横截面和附图中，各个层的厚度不是按比例绘制的，而是为了说明本公开的范围。
对于熟悉本领域的人来说，很明显的是，实际功率MOSFET是通过重复如横截面和附图中所示的层的相同布局单元和竖直的组成来构造的。在平面视图中，单元可以是例如条纹阵列或六边形蜂窝。
对于本领域技术人员来说显而易见的是，本公开适用于由SiC材料形成的P沟道以及N沟道功率MOSFET和功率IGBT。
图1至4示出了根据本公开的示例性实施方案的形成竖直的、双注入型金属氧化物半导体场效应晶体管(MOSFET)100。在示例性实施方案中，MOSFET 100由宽带隙(WBG)半导体材料(例如但不限于碳化硅(SiC))形成。如本文所用，WBG材料包括具有2至4eV阶的带隙的半导体。与传统半导体材料相比，WBG半导体的电子特性允许由WBG半导体形成的器件在相对较高的电压、频率和温度下工作。WBG半导体可以在高于300℃的温度下工作。高温耐受性还允许WBG半导体在正常条件下以相对较高的功率水平工作。WBG半导体还具有相对较高的可以大致为传统半导体的十倍的临界电场密度。大多数宽带隙材料还具有高的自由电子速率，这允许它们能够以更高的开关速度工作。相应地，WBG半导体能够在相对较高的电压和电流下工作。
MOSFET 100包括被配置为用于MOSFET 100的衬底的第一半导体层102。在一个实施方案中，第一半导体层102由第一掺杂物型的单晶SiC半导体材料的外延层形成。在各种实施方案中，第一半导体层102由其他半导体材料形成。在本文描述的各种实施方案中，第一半导体层102的第一掺杂物型是N型，在这种情况下，相对的，第二掺杂物型(例如P阱112)是指P型。任选地，第一半导体层102的第一掺杂物型可以是P型，在这种情况下，相对的掺杂物型是N型。为了简单起见，我们根据具有P型主体区的N型衬底来描述竖直的功率MOSFET结构。N型掺杂物的示例包括但不限于磷和氮(在SiC的情况下)。在各种实施方案中，注入能量在30-600keV的范围内。P型掺杂物包括硼或铝。
使用氧化剂氧化第一半导体层102的表面104，例如通过在炉中加热，在表面104上形成氧化物层106。在大多数情况下，层106是热生长氧化物顶部的沉积氧化物。硬掩模层108沉积在氧化物层106上。在各种实施方案中，硬掩模层108由多晶硅或具有氧化特性的其他材料形成。在一些实施方案中，通过蚀刻(例如通过干法或湿法蚀刻)在硬掩模层108中形成窗口110。使用酸(诸如如氢氟酸(HF))蚀刻氧化物层106，以暴露窗口110的区中的表面104。在窗口110的区中通过离子注入形成主体区或P阱112。间隔物氧化物层114形成为与硬掩模层108自对准，该硬掩模层充当偏移下一个注入层116和注入层117的间隔物。将形成MOSFET 100源极区的层116和层117通过离子注入形成，并且与P阱112相比具有相对的极性。源极区116的尖端120和P阱112的端部122之间的区118至少部分地由偏移限定，并且该区包括由间隔物氧化物层114的宽度126限定的沟道124。类似地，在源极区117侧部上，源极区117的尖端121和P阱112的端部123之间的区119至少部分地由偏移限定，并且该区包括由在源极区117侧部上的间隔物氧化物层114的宽度127限定的沟道125。如本文所用，图1至4中所示的偏移被称为正偏移，其中这意味着半导体上的P阱112的覆盖面积增加了。在形成间隔物氧化物层114之后，在限定/设计的离子注入深度处在半导体内部形成源极区116和重掺杂无阻尼感应开关(UIS)区128。第二掺杂物型的UIS区128在深度方向上定位在源极区116下方的第一半导体层102中，并且垂直于它们、从沟道区130向内定位，以提高源极区116下方的主体区的掺杂浓度，而不影响栅极阈值电压。如本文所用，栅极阈值电压(通常缩写为Vth或VGS)是指在源极区116和漏极端子之间形成导电路径所需的最小栅极至源极电压差。
图5至8示出了根据本公开的另一示例性实施方案的形成竖直的、双注入型金属氧化物半导体场效应晶体管(MOSFET)500的序列。在示例性实施方案中，MOSFET 500形成有沟道区130，该沟道区在横向方向134上具有增加的长度132。在示例性实施方案中，通过连续地氧化硬掩模层108、蚀刻掉形成的氧化物层、在蚀刻的氧化物层要移动P阱112的地方将离子注入第一半导体层102，从而延长沟道区130。这些步骤可以重复预定的次数，以将沟道区130延长到期望的尺寸，如在下面详细描述的。多晶硅材料被选择用于硬掩模层108是因为其氧化特性，该氧化特性允许通过首先氧化硬掩模层108的面516并且随后蚀刻掉氧化面516，在硬掩模层108上产生新的面517，递增地、背离源极区116和源极区117向后“行走”硬掩模层108。尽管本文描述了多晶硅材料，但是也可以使用能够被氧化并且如本文描述的那样起作用的另一材料。用于可氧化的材料的一个选择标准是其氧化速率，该氧化速率可以以埃每小时
为单位表示。低氧化速率将不必要地延长氧化物形成过程，高氧化速率将影响氧化过程的完整性。在一个实施方案中，氧化速率要在
的范围内选择。在另一实施方案中，氧化速率要在
的范围内选择。在又一实施方案中，氧化速率要在
的范围内选择。
图5示出了MOSFET 500(其类似于图4中所示的MOSFET 100)，其中隔离氧化物层114被蚀刻掉。在示例性实施方案中，硬掩模层108再次被氧化形成第二氧化物层514(如图6中所示)，该第二氧化物层再次被蚀刻掉(如图7中所示)。氧化硬掩模层108并且蚀刻形成的第二氧化物层514，使面516横向地远离P阱112移动，允许添加P阱材料直到大致面516的位置。氧化硬掩模层108、蚀刻形成的氧化物层以暴露更多的第一半导体层102以及形成附加的P阱材料的附加的步骤延长了沟道区130，因此减轻了“短沟道效应”。因此，可以形成任何长度的沟道，以适应MOSFET500的各种电气要求。
图9是形成具有多个沟道延伸部902的功率晶体管组件900的过程的横剖视图。在示例性实施方案中，功率晶体管组件900由半导体衬底904(例如但不限于碳化硅(SiC))形成。硬掩模层906形成在薄氧化物层907上，该薄氧化物层形成在半导体衬底904上或上方，并且窗口908在硬掩模层906和薄氧化物层907中向下蚀刻到半导体衬底904的表面910。栅极区911留在窗口908中。在一个实施方案中，通过离子注入在半导体衬底904的表面910中形成主体区912。源极区914形成在主体区912中。源极区916形成在与源极区914间隔开距离918的主体区912中。
作为这种工艺的结果，在源极区914和主体区912的第一端部922之间的主体区912中形成第一短沟道920。在源极区916和主体区912的第二端部926之间的主体区912中形成第二短沟道924。为了减轻功率晶体管组件900中的短沟道效应，主体区912横向地延伸远离源极区914和源极区916。为了形成多个沟道延伸部902，硬掩模层906的第一区928和930被氧化并且随后被蚀刻掉，留下半导体衬底904的第一部分932和934暴露在第一区928和930从其被蚀刻的地方。例如，通过第一部分932和934的离子注入，分别形成第一延伸部936和938。第一延伸部936和938使短沟道920和924延伸等于第一区928和930的宽度的距离。类似地，通过氧化硬掩模层906的第二区944和946、蚀刻掉氧化的第二区944和946以及离子注入第二部分948和950，分别形成第二延伸部940和942。同样，第二延伸部940和942使短沟道920和924延伸等于第二区944和946的宽度的附加的距离。该过程可以被第三次实施，以分别形成附加的延伸部952和954，并且根据需要形成附加的延伸部。
图10是根据本公开的示例性实施方案的减轻功率晶体管组件中的短沟道效应的方法1000的流程图。在示例性实施方案中，方法1000包括在由碳化硅材料形成的衬底表面上形成1002硬掩模层。在各种实施方案中，硬掩模层包括相对于衬底的外表面和内表面，以及在内表面和外表面之间延伸的面。内表面和外表面之间的距离限定了硬掩模层的厚度。方法1000还包括在硬掩模层中向衬底的表面打开1004窗口，在衬底的表面中注入1006杂质以形成与窗口大致对准的主体区，以及在主体区中形成1008源极区。方法1000进一步包括氧化1010硬掩模层的面，蚀刻1012掉硬掩模层的氧化面，以及在蚀刻的氧化面的区中将附加的杂质注入1014到衬底的表面中，形成在硬掩模层的方向上背离源极区延伸的主体的横向延伸部。
如在整个说明书和权利要求书中所用，近似语言可以被用于修饰可以允许变化而不导致与其相关的基本功能的变化的任何定量表示。因此，由术语(term或terms)(诸如“大约”和“基本上”)修改的值不限于指定的精确值。在至少一些情况中，近似语言可以对应于用于测量值的仪器的精度。此处以及整个说明书和权利要求书中，范围限制可以组合和/或互换，此类范围被标识并且包括其中含有的所有子范围，除非上下文或语言另有指示。
功率晶体管组件和制造功率晶体管组件的方法的上述实施方案提供了一种用于减轻碳化硅DMOSFET器件中的短沟道效应的成本有效且可靠的手段。更具体地，本文描述的组件和方法通过氧化覆盖衬底的硬掩模层的一部分，并且随后通过蚀刻掉氧化部分来暴露附加的衬底表面积，从而有助于增加沟道长度。然后利用杂质注入暴露的衬底，以形成形成沟道的区的延伸部。这种过程可以重复多次，以根据需要增加沟道的长度。结果，本文描述的组件和方法有助于以成本有效且可靠的方式在电学上减轻竖直的DMOS型功率晶体管中的短沟道效应。
在上文中详细描述了用于减轻功率晶体管器件中的短沟道效应的示例性组件和方法。所示的装置不限于本文所描述的具体的实施方案，而是每个装置的组件可以独立地且与本文所描述的其它组件分离地使用。每个系统组件也可以与其他系统组件结合使用。
本书面描述使用示例(包括最佳模式)来描述本公开，并且还使得本领域的任何技术人员能够实践(包括制作和使用任何器件或系统以及执行任何结合的方法)本公开。本公开的可专利范围由权利要求限定，并且可以包括本领域技术人员想到的其他示例。如果此类其他示例具有与权利要求的字面语言没有不同的结构元素，或者如果它们包括与权利要求的字面语言没有实质性差异的等效结构元素，则意图将这些其他示例包括在权利要求的范围内。
Claims (18)
1.一种功率晶体管组件，包括：
第一半导体材料层，所述第一半导体材料层由第一导电型材料形成；
硬掩模层，所述硬掩模层覆盖所述第一层的至少一部分，并且具有通过其暴露所述第一层表面的窗口；
第一区，所述第一区形成在第二导电型材料的所述第一半导体材料层中并且与所述窗口对准，所述第一区从所述表面延伸到所述第一层第一深度中；
一个或多个源极区，所述一个或多个源极区在所述第一区内由第一导电型材料形成并且被所述第一区的一部分分隔开；和
所述第一区的延伸部，所述第一区的所述延伸部横向地延伸穿过所述第一层的所述表面，所述第一区的所述延伸部从所述表面延伸到所述第一层第二深度中，所述第二深度小于所述第一深度。
2.根据权利要求1所述的功率晶体管组件，其中所述第一层是外延地形成的碳化硅(SiC)的衬底。
3.根据权利要求1所述的功率晶体管组件，其中所述硬掩模层包括多晶硅材料层。
4.根据权利要求3所述的功率晶体管组件，其中所述硬掩模层包括薄氧化物层。
5.根据权利要求1所述的功率晶体管组件，其中所述一个或多个源极区与所述第一区形成pn结。
6.根据权利要求1所述的功率晶体管组件，其中所述第一区的所述延伸部包括独立于所述一个或多个串行延伸部彼此形成的一个或多个串行延伸部。
7.根据权利要求1所述的功率晶体管组件，进一步包括形成在与所述一个或多个源极区相对的所述第一层的侧部上的漏极区。
8.一种减轻功率晶体管组件中的短沟道效应的方法，所述方法包括：
在由碳化硅材料形成的衬底的第一表面上形成硬掩模层，所述硬掩模层具有相对于所述衬底的外表面和内表面，以及在所述内表面和所述外表面之间延伸的面，所述内表面和所述外表面之间的距离限定了所述硬掩模层的厚度；
打开穿过所述硬掩模层到达所述衬底的所述第一表面的窗口；
在所述衬底的所述第一表面中注入杂质，以形成与所述窗口大致对准的主体区；
在所述主体区中形成源极区；
氧化所述硬掩模层的所述面；
蚀刻掉所述硬掩模层的所述氧化面；以及
将附加的杂质注入到接近所述蚀刻的氧化面的所述衬底的所述第一表面中，形成在所述硬掩模层的方向背离所述源极区延伸的所述主体区的横向延伸部。
9.根据权利要求8所述的方法，其中形成硬掩模层包括形成多晶硅材料的硬掩模层。
10.根据权利要求8所述的方法，其中在由碳化硅材料形成的衬底的第一表面上形成硬掩模层包括在由第一导电型碳化硅材料形成的所述衬底的所述第一表面上形成硬掩模层。
11.根据权利要求10所述的方法，其中在所述衬底的所述第一表面中注入杂质以形成主体区包括在具有第二导电型碳化硅材料的所述衬底的所述第一表面中注入杂质，所述第二导电型碳化硅材料不同于所述第一导电型碳化硅材料。
12.根据权利要求10所述的方法，其中在所述主体区中形成源极区包括在具有所述第一导电型碳化硅材料的所述衬底的所述第一表面中注入杂质。
13.根据权利要求8所述的方法，其中在由碳化硅材料形成的衬底的第一表面上形成硬掩模层包括在所述衬底的所述第一表面上形成相对薄的氧化物层，以及在所述相对薄的氧化物层的表面上形成所述硬掩模层。
14.根据权利要求8所述的方法，进一步包括在与所述硬掩模层相对的所述衬底的第二表面上形成漏极区。
15.一种功率半导体组件，包括：
半导体衬底，所述半导体衬底由N型材料形成并且具有第一杂质浓度；
P阱，所述P阱形成在所述半导体衬底的第一表面上并且具有第二杂质浓度，所述第二杂质浓度大于所述半导体衬底的所述第一杂质浓度；
N型源极区，所述N型源极区形成在所述P阱中的所述半导体衬底的所述第一表面上并且具有大于所述第一杂质浓度的第三杂质浓度；
至少一个P型延伸区，所述至少一个P型延伸区形成在所述半导体衬底的所述第一表面中并且背离所述N型源极区横向地延伸；和
栅极绝缘膜，所述栅极绝缘膜形成在所述N型源极区之间的所述半导体衬底的所述第一表面上。
16.根据权利要求15所述的功率半导体组件，其中所述至少一个P型延伸区包括背离所述N型源极区横向地延伸的多个串联形成的P型延伸区。
17.根据权利要求16所述的功率半导体组件，其中所述多个串联形成的P型延伸区中的每个独立于所述多个串联形成的P型延伸区中的彼此形成。
18.根据权利要求15所述的功率半导体组件，进一步包括在与所述第一表面相对的所述半导体衬底的第二表面上的漏极区。
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