CN111312139B - 低阻抗显示器 - Google Patents

Abstract

一种低阻抗显示器包含第一像素群组、第二像素群组和第一多工驱动线。第一像素群组包含第一像素和第二像素。第二像素群组包含第三像素和第四像素，其中第一像素群组和第二像素群组自数据线接收数据信号。第一多工驱动线耦接于第一像素和第三像素，用于接收第一多工信号。第一多工驱动线还用于控制第一像素和第二像素依序接收数据信号，以及控制第三像素和第四像素依序接收数据信号。

Description

低阻抗显示器

技术领域

本发明有关一种显示器，尤指一种源极驱动器和数据线之间无需设置多工器的显示器。

背景技术

传统的平面显示器为了节省成本，会于源极驱动器和数据线之间设置多工器，以便能以较少输出接脚的源极驱动器驱动数量较多的数据线。然而，多工器本身具有高等效阻抗。因此，当传统的平面显示器具有高解析度或高图框率(frame rate)，而使每个像素只分配到短暂的数据写入时间时，传统的平面显示器将面临无法将像素充电至预期电压电位的问题。

有鉴于此，如何提供能应用于高解析度和高图框率的平面显示器，实为业界有待解决的问题。

发明内容

本发明提供一种低阻抗显示器。低阻抗显示器包含第一像素群组、第二像素群组和第一多工驱动线。第一像素群组包含第一像素和第二像素。第二像素群组包含第三像素和第四像素，其中第一像素群组和第二像素群组自数据线接收数据信号。第一多工驱动线耦接于第一像素和第三像素，用于接收第一多工信号。第一多工驱动线用于控制第一像素和第二像素依序接收数据信号，以及控制第三像素和第四像素依序接收数据信号。

本发明提供另一种低阻抗显示器。低阻抗显示器包含第一像素群组、第二像素群组、第一多工驱动线、第二多工驱动线和第三多工驱动线。第一像素群组包含第一像素、第二像素和第三像素。第二像素群组包含第四像素、第五像素和第六像素，其中第一像素群组和第二像素群组自数据线接收数据信号。第一多工驱动线耦接于第三像素，用于接收第一多工信号。第二多工驱动线耦接于第一像素和第六像素，用于接收第二多工信号。第三多工驱动线耦接于第四像素，用于接收第三多工信号。上述的多工信号依据第一多工信号、第二多工信号以及第三多工信号的顺序依序致能，且第一多工信号和第二多工信号的致能时间不互相重叠，第二多工信号和第三多工信号的致能时间不互相重叠。

本发明提供又一种低阻抗显示器。低阻抗显示器包含第一像素群组、第二像素群组、第三像素群组、第四像素群组、第一多工驱动线、第二多工驱动线、第三多工驱动线和第四多工驱动线。第一像素群组包含第一像素、第二像素和第三像素。第二像素群组包含第四像素、第五像素和第六像素。第三像素群组包含第七像素、第八像素和第九像素。第四像素群组包含第十像素、第十一像素和第十二像素，其中第一像素群组至第四像素群组自数据线接收数据信号。第一多工驱动线，耦接于第一像素群组和第二像素群组，用于接收第一多工信号。第二多工驱动线，耦接于第一像素群组和第二像素群组，用于接收第二多工信号。第三多工驱动线，耦接于第三像素群组和第四像素群组，用于接收第三多工信号。第四多工驱动线，耦接于第三像素群组和第四像素群组，用于接收第四多工信号。上述的多工信号依据第一多工信号、第二多工信号、第三多工信号以及第四多工信号的顺序依序致能，且第一多工信号和第三多工信号的致能时间不互相重叠，第二多工信号和第四多工信号的致能时间不互相重叠。

上述的低阻抗显示器在高解析度和高图框率的情况下，仍能将各个像素充电至预期的电压电位，以提供高品质的显示画面。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1为根据本发明一实施例的低阻抗显示器简化后的功能方块图。

图2为图1的第一像素群组与第二像素群组的电路示意图。

图3为图2的控制信号、多工信号以及数据信号简化后的时序图。

图4为依据本发明一实施例的移位寄存器的电路示意图。

图5为移位寄存器的输入信号、输出信号以及节点电压简化后的波形示意图。

图6为根据本发明另一实施例的低阻抗显示器简化后的功能方块图。

图7为图6的第一像素群组与第二像素群组的电路示意图。

图8为图7的控制信号、多工信号以及数据信号简化后的时序图。

图9为根据本发明又一实施例的低阻抗显示器简化后的功能方块图。

图10为图9的第一像素群组、第二像素群组、第三像素群组以及第四像素群组的一实施例的电路示意图。

图11为图10的控制信号、多工信号以及数据信号简化后的时序图。

图12为图9的第一像素群组、第二像素群组、第三像素群组以及第四像素群组的另一实施例的电路示意图。

其中，附图标记：

100、600、900：低阻抗显示器

102：源极驱动器

104：栅极驱动器

110～140：像素群组

410：上拉控制电路

420：下拉控制电路

430：上拉电路

440：下拉电路

P1～P12：像素

GL[1]～GL[n]：水平驱动线

ML[1]～ML[n]、ML[1]～ML[m]：多工驱动线

DL[1]～DL[n]：数据线

Sc[1]～Sc[n]：控制信号

Sm[1]～Sm[n]、Sm[1]～Sm[m]：多工信号

Sd[1]～Sd[n]：数据信号

RST：重置信号

Clk1～Clk3：时钟脉冲信号

Tr1～Tr13：晶体管

M1～M24：开关

C1～C12：电容

N1～N16：节点

MC：第一输入节点

MQ：第二输入节点

MG：输出节点

T1～T4：时段

D1～D12：子时段

V1～V12：电压电位

VH：预设高电压

VL：预设低电压

VSS：系统低电压

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

图1为根据本发明一实施例的低阻抗显示器100简化后的功能方块图。低阻抗显示器100包含源极驱动器102、栅极驱动器104、多个水平驱动线GL[1]～GL[n]、多个多工驱动线ML[1]～ML[m]、多个数据线DL[1]～DL[n]、多个第一像素群组110以及多个第二像素群组120。第一像素群组110包含第一像素P1和第二像素P2，第二像素群组120包含第三像素P3和第四像素P4。水平驱动线GL[1]～GL[n]用于自栅极驱动器104分别接收控制信号Sc[1]～Sc[n]。多工驱动线ML[1]～ML[m]用于自栅极驱动器104分别接收多工信号Sm[1]～Sm[m]。数据线DL[1]～DL[n]用于自源极驱动器102分别接收数据信号Sd[1]～Sd[n]。为使图面简洁而易于说明，低阻抗显示器100中的其他元件与连接关系并未绘示于图1中。

本案说明书和图式中使用的元件编号和信号编号中的索引[1]～[n]以及[1]～[m]，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目，其中n和m为正整数。

为便于说明，以下将以耦接于水平驱动线GL[1]、水平驱动线GL[2]、多工驱动线ML[1]以及数据线DL[1]的第一像素群组110与第二像素群组120来说明低阻抗显示器100的架构以及运作。

图2为图1的第一像素群组110与第二像素群组120的电路示意图。如图2所示，第一像素群组110和第二像素群组120用于自数据线DL[1]接收数据信号Sd[1]。水平驱动线GL[1]耦接于第一像素P1和第二像素P2，水平驱动线GL[2]则耦接于第三像素P3和第四像素P4。多工驱动线ML[1]耦接于第一像素P1和第三像素P3。

在本实施例中，多工驱动线ML[1]用于配合水平驱动线GL[1]和GL[2]，控制第一像素P1和第二像素P2依序接收数据信号Sd[1]，以及控制第三像素P3和第四像素P4依序接收数据信号Sd[1]。因此，藉由一条数据线DL[1]便可以对位于同一列的多个像素(例如，第一像素P1和第二像素P2，或是第三像素P3和第四像素P4)进行数据写入。详细的控制方式以及信号波形将于后续段落中进行说明。

换言之，低阻抗显示器100无需在源极驱动器102与数据线DL[1]之间设置额外的多工器，所以源极驱动器102与第一像素群组110和第二像素群组120之间的等效阻抗极低。

如图2所示，第一像素P1包含第一开关M1、第二开关M2以及第一电容C1。第一开关M1包含第一端、第二端和控制端，其中第一开关M1的第一端耦接于数据线DL[1]，第一开关M1的第二端耦接于第一节点N1，第一开关M1的控制端耦接于多工驱动线ML[1]。第二开关M2包含第一端、第二端和控制端，其中第二开关M2的第一端耦接于第一节点N1，第二开关M2的第二端耦接于第一电容C1，第二开关M2的控制端耦接于水平驱动线GL[1]。

第二像素P2包含第三开关M3、第四开关M4以及第二电容C2。第三开关M3包含第一端、第二端和控制端，第三开关M3的第一端耦接于第二节点N2，第三开关M3的第二端耦接于数据线DL[1]，第三开关M3的控制端耦接于水平驱动线GL[1]。第四开关M4包含第一端、第二端和控制端，第四开关M4的第一端耦接于第二电容C2，第四开关M4的第二端耦接于第二节点N2，第四开关M4的控制端耦接于水平驱动线GL[1]。

第三像素P3包含第五开关M5、第六开关M6以及第三电容C3。第五开关M5包含第一端、第二端和控制端，其中第五开关M5的第一端耦接于第三节点N3，第第五开关M5的第二端耦接于第三电容C3，第五开关M5的控制端耦接于水平驱动线GL[2]。第六开关M6包含第一端、第二端和控制端，其中第六开关M6的第一端耦接于数据线DL[1]，第六开关M6的第二端耦接于第三节点N3，第六开关M6的控制端耦接于多工驱动线ML[1]。

第四像素P4包含第七开关M7、第八开关M8以及第四电容C4。第七开关M7包含第一端、第二端和控制端，第七开关M7的第一端耦接于第四节点N4，第七开关M7的第二端耦接于数据线DL[1]，第七开关M7的控制端耦接于水平驱动线GL[2]。第八开关M8包含第一端、第二端和控制端，第八开关M8的第一端耦接于第四电容C4，第八开关M8的第二端耦接于第四节点N4，第八开关M8的控制端耦接于水平驱动线GL[2]。

实作上，低阻抗显示器100的第一开关至第八开关M1～M8可以用N型薄膜晶体管(thin-film transistor)或是各种合适的N型晶体管来实现。

图3为图2的控制信号Sc[1]和Sc[2]、多工信号Sm[1]以及数据信号Sd[1]简化后的时序图。控制信号Sc[1]在第一时段T1开始之前，会自禁能电位(例如，低电压电位)切换至致能电位(例如，高电压电位)。接着，当第一时段T1开始时，控制信号Sc[2]会自禁能电位切换至致能电位，且控制信号Sc[1]和Sc[2]会于第一时段T1中维持于致能电位。第一时段T1包含第一子时段D1和第二子时段D2，其中低阻抗显示器100会于第一子时段D1和第二子时段D2中，藉由数据信号Sd[1]分别设置第一电容C1和第二电容C2的跨压。

于第一子时段D1中，多工信号Sm[1]为致能电位，使得第一开关至第八开关M1～M8皆处于导通状态。因此，第一电容C1、第二电容C2、第三电容C3和第四电容C4，都会经由数据线DL[1]接收具有电压电位V1的数据信号Sd[1]。

于第二子时段D2中，多工信号Sm[1]为禁能电位，使得第一开关M1和第五开关M5切换至关断状态，而第二开关M2、第三开关M3、第四开关M4、第六开关M6、第七开关M7以及第八开关M8则维持于导通状态。因此，第二电容C2和第四电容C4会经由数据线DL[1]接收具有电压电位V2的数据信号Sd[1]。

亦即，于第一时段T1结束时，第一电容C1的一端会被设置为第一电压电位V1，第二电容C2的一端会被设置为第二电压电位V2。另外，低阻抗显示器100会于第一子时段D1对第二像素P2进行预充电。

当第二时段T2开始时，控制信号Sc[1]会自致能电位切换至禁能电位，控制信号Sc[2]则会维持于致能电位。第二时段T2包含第三子时段D3和第四子时段D4，其中低阻抗显示器100会于第三子时段D3和第四子时段D4中，藉由数据信号Sd[1]分别设置第三电容C3和第四电容C4的跨压。

于第三子时段D3中，多工信号Sm[1]为致能电位，使得第一开关M1、第五开关M5、第六开关M6、第七开关M7以及第八开关M8处于导通状态，第二开关M2、第三开关M3以及第四开关M4则处于关断状态。因此，第三电容C3和第四电容C4，都会经由数据线DL[1]接收具有电压电位V3的数据信号Sd[1]。

于第四子时段D4中，多工信号Sm[1]为禁能电位，使得第一开关至第五开关M1～M5都处于关断状态，而第第六开关M6、第七开关M7以及第八开关M8则维持于导通状态。因此，第四电容C4会经由数据线DL[1]接收具有电压电位V4的数据信号Sd[1]。

亦即，于第二时段T2结束时，第三电容C3的一端会被设置为第三电压电位V3，第四电容C4的一端会被设置为第四电压电位V4。另外，低阻抗显示器100会于第一子时段D1对第三像素P3进行预充电，并于第三子时段D3对第四像素P4进行预充电。

由上述可知，控制信号Sc[1]会先于控制信号Sc[2]致能，且多工信号Sm[1]于第一时段T1和第二时段T2的每一者中，会先处于致能电位，然后切换至禁能电位。图2和图3的实施例中的第一像素群组110和第二像素群组120的连接方式、元件、实施方式以及优点，皆适用于低阻抗显示器100中的其他第一像素群组110和第二像素群组120，为简洁起见，在此不重复赘述。

在一实施例中，低阻抗显示器100的像素的开关是用P型晶体管来实现。在此情况下，控制信号Sc[1]～Sc[n]以及多工信号Sm[1]～Sm[m]的致能电位为低电压电位，禁能电位则为高电压电位。

图4为依据本发明一实施例的移位寄存器400的电路示意图。多个移位寄存器400串联设置于栅极驱动器102之中，且用于产生图1的多工信号Sm[1]～Sm[n]。为便于说明，以下以用于产生多工信号Sm[1]的移位寄存器400为例进行说明。

如图4所示，移位寄存器400包含上拉控制电路410、下拉控制电路420、上拉电路430和下拉电路440。上拉控制电路410包含第一晶体管至第四晶体管Tr1～Tr4以及第一输入节点MC，且用于接收预设高电压VH、预设低电压VL、第一时钟脉冲信号Clk1、第二时钟脉冲信号Clk2以及控制信号Sc[3]。下拉控制电路420包含第五晶体管至第七晶体管Tr5～Tr7以及电阻R1，并耦接于第一输入节点MC，且用于接收第二时钟脉冲信号Clk2、重置信号RST以及系统低电压VSS。上拉电路430包含第八晶体管至第十晶体管Tr8～Tr10、第二输入节点MQ以及输出节点MG，且用于接收第三时钟脉冲信号Clk3，其中输出节点MG用于产生多工信号Sm[1]。下拉电路440包含第十一晶体管至第十三晶体管Tr11～Tr13，且用于接收系统低电压VSS。

图5为移位寄存器400的输入信号、输出信号以及节点电压简化后的波形示意图。要特别说明的是，若将图4的移位寄存器400所接收的第一时钟脉冲信号Clk和控制信号Sc[3]，分别替换为控制信号Sc[k-1]和控制信号Sc[k-2]，则移位寄存器400会改为产生多工信号Sm[k]，其中k为正整数。

例如，在一实施例中，第一晶体管Tr1的控制端用于接收控制信号Sc[1]，且第二晶体管Tr2的控制端用于接收控制信号SC[4]，则移位寄存器400的输出节点MG会产生多工信号Sm[2]。

图6为根据本发明另一实施例的低阻抗显示器600简化后的功能方块图。低阻抗显示器600包含源极驱动器102、栅极驱动器104、多个水平驱动线GL[1]～GL[n]、多个多工驱动线ML[1]～ML[n]、多个数据线DL[1]～DL[n]、多个第一像素群组110以及多个第二像素群组120。第一像素群组110包含第一像素P1、第二像素P2和第三像素P3，第二像素群组120包含第四像素P4、第五像素P5和第六像素P6。水平驱动线GL[1]～GL[n]用于自栅极驱动器104分别接收控制信号Sc[1]～Sc[n]。多工驱动线ML[1]～ML[n]用于自栅极驱动器104分别接收多工信号Sm[1]～Sm[n]。数据线DL[1]～DL[n]用于自源极驱动器102分别接收数据信号Sd[1]～Sd[n]。为使图面简洁而易于说明，低阻抗显示器600中的其他元件与连接关系并未绘示于图6中。

为便于说明，以下将以耦接于水平驱动线GL[1]～GL[3]、多工驱动线ML[1]～ML[3]以及数据线DL[1]的第一像素群组110与第二像素群组120来说明低阻抗显示器600的架构以及运作。

图7为图6的第一像素群组110与第二像素群组120的电路示意图。如图7所示，第一像素群组110和第二像素群组120用于自数据线DL[1]接收数据信号Sd[1]。多工驱动线ML[1]耦接于第三像素P3，多工驱动线ML[2]耦接于第一像素P1和第六像素P6，多工驱动线ML[3]耦接于第四像素P4。另外，水平驱动线GL[1]耦接于第一像素P1和第二像素P2，水平驱动线GL[2]耦接于第三像素P3、第四像素P4和第五像素P5，水平驱动线GL[3]耦接于第六像素P6。

在本实施例中，多工驱动线ML[1]～ML[3]用于配合水平驱动线GL[1]～GL[3]，控制第一像素至第三像素P1～P3依序接收数据信号Sd[1]，以及控制第四像素至第六像素P4～P6依序接收数据信号Sd[1]。因此，藉由一条数据线DL[1]便可以对位于同一列的多个像素(例如，第一像素至第三像素P1～P3，或是第四像素至第六像素P4～P6)进行数据写入。详细的控制方式以及信号波形将于后续段落中进行说明。

换言之，低阻抗显示器600无需在源极驱动器102与数据线DL[1]之间设置额外的多工器，所以源极驱动器102与第一像素群组110和第二像素群组120之间的等效阻抗极低。

如图7所示，第一像素P1包含第一开关M1、第二开关M2和第一电容C1。第一开关M1包含第一端、第二端和控制端，其中第一开关M1的第一端耦接于第一节点N1，第一开关M1的第二端耦接于第一电容C1，第一开关M1的控制端耦接于水平驱动线GL[1]。第二开关M2包含第一端、第二端和控制端，其中第二开关M2的第一端耦接于第二节点N2，第二开关M2的第二端耦接于第一节点N1，第二开关M2的控制端耦接于多工驱动线ML[2]。

第二像素P2包含第三开关M3、第四开关M4和第二电容C2。第三开关M3包含第一端、第二端和控制端，其中第三开关M3的第一端耦接于第三节点N3，第三开关M3的第二端耦接于第二节点N2和第二电容C2，第三开关M3的控制端耦接于水平驱动线GL[1]。第四开关M4包含第一端、第二端和控制端，其中第四开关M4的第一端耦接于数据线DL[1]，第四开关M4的第二端耦接于第三节点N3，第四开关M4的控制端耦接于水平驱动线GL[1]。

第三像素P3包含第五开关M5、第六开关M6和第三电容C3。第五开关M5包含第一端、第二端和控制端，其中第五开关M5的第一端耦接于第四节点N4，第五开关M5的第二端耦接于数据线DL[1]，第五开关M5的控制端耦接于多工驱动线ML[1]。第六开关M6包含第一端、第二端和控制端，第六开关M6的第一端耦接于第三电容C3，第六开关M6的第二端耦接于第四节点N4，第六开关M6的控制端耦接于水平驱动线GL[2]。

第四像素P4包含第七开关M7、第八开关M8和第四电容C4。第七开关M7包含第一端、第二端和控制端，其中第七开关M7的第一端耦接于第五节点N5，第七开关M7的第二端耦接于第四电容C4，第七开关M7的控制端耦接于水平驱动线GL[2]。第八开关M8包含第一端、第二端和控制端，其中第八开关M8的第一端耦接于第六节点N6，第八开关M8的第二端耦接于第五节点N5，第八开关M8的控制端耦接于多工驱动线ML[3]。

第五像素P5包含第九开关M9、第十开关M10和第五电容C5。第九开关M9包含第一端、第二端和控制端，其中第九开关M9的第一端耦接于第七节点N7，第九开关M9的第二端耦接于第六节点N6和第五电容C5，第九开关M9的控制端耦接于水平驱动线GL[2]。第十开关M10包含第一端、第二端和控制端，其中第十开关M10的第一端耦接于数据线DL[1]，第十开关M10的第二端耦接于第七节点N7，第十开关M10的控制端耦接于水平驱动线GL[2]。

第六像素P6包含第十一开关M11、第十二开关M12和第六电容C6。第十一开关M11包含第一端、第二端和控制端，其中第十一开关M11的第一端耦接于第八节点N8，第十一开关M11的第二端耦接于数据线DL[1]，第十一开关M11的控制端耦接于多工驱动线ML[2]。第十二开关M12包含第一端、第二端和控制端，第十二开关M12的第一端耦接于第六电容C6，第十二开关M12的第二端耦接于第八节点N8，第十二开关M12的控制端耦接于水平驱动线GL[3]。

实作上，低阻抗显示器600的第一开关至第十二开关M1～M12可以用N型薄膜晶体管或是各种合适的N型晶体管来实现。

图8为图7的控制信号Sc[1]～Sc[3]、多工信号Sm[1]～Sm[3]以及数据信号Sd[1]简化后的时序图。如图8所示，多工信号Sm[1]～Sm[3]会依据多工信号Sm[1]、多工信号Sm[2]以及多工信号Sm[3]的顺序依序致能，且多工信号Sm[1]和多工信号Sm[2]的致能时间不互相重叠，多工信号Sm[2]和多工信号Sm[3]的致能时间不互相重叠。另外，控制信号Sc[1]～Sc[3]依据控制信号Sc[1]、控制信号Sc[2]以及控制信号Sc[3]的顺序依序致能。

于第一时段T1中，控制信号Sc[2]维持于致能电位(例如，高电压电位)，控制信号Sc[3]维持于禁能电位(例如，低电压电位)。第一时段T1包含第一子时段D1、第二子时段D2和第三子时段D3，其中低阻抗显示器600会于第一子时段D1、第二子时段D2和第三子时段D3中，藉由数据信号Sd[1]分别设置第一电容C1、第二电容C2和第三电容C3的跨压。

于第一子时段D1中，控制信号Sc[1]和多工信号Sm[2]为致能电位，多工信号Sm[1]和多工信号Sm[3]为禁能电位，使得第一开关至第四开关M1～M4、第六开关M6、第七开关M7以及第九开关至第十一开关M9～M11处于导通状态，且第五开关M5、第八开关M8和第十二开关M12处于关断状态。因此，第一电容C1、第二电容C2和第五电容C5会自数据线DL[1]接收具有电压电位V1的数据信号Sd[1]。

于第二子时段D2中，多工信号Sm[1]和控制信号Sc[1]为致能电位，多工信号Sm[2]和多工信号Sm[3]为禁能电位，使得第一开关M1、第三开关至第七开关M3～M7、第九开关M9以及第十开关M10处于导通状态，且第二开关M2、第八开关M8、第十一开关M11以及第十二开关M12处于关断状态。因此，第二电容C2、第三电容C3以及第五电容C5会自数据线DL[1]接收具有电压电位V2的数据信号Sd[1]。

于第三子时段D3中，多工信号Sm[1]和多工信号Sm[2]为致能电位，控制信号Sc[1]和多工信号Sm[2]为禁能电位，使得第五开关至第十开关M5～M10处于导通状态，且第一开关至第四开关M1～M4、第十一开关M11以及第十二开关M12处于关断状态。因此，第三电容C3、第四电容C4以及第五电容C5会自数据线DL[1]接收具有电压电位V3的数据信号Sd[1]。

亦即，于第一时段T1结束时，第一电容C1的一端会被设置为第一电压电位V1，第二电容C2的一端会被设置为第二电压电位V2，第三电容C3的一端会被设置为第三电压电位V3。另外，低阻抗显示器600会于第一子时段D1对第二像素P2进行预充电，并于第二子时段D2对第三像素P3进行预充电。

于第二时段T2中，控制信号Sc[3]维持于致能电位，多工信号Sm[1]和控制信号Sc[1]维持于禁能电位。第二时段T2包含第四子时段D4、第五子时段D5以及第六子时段D6，其中低阻抗显示器600会于第四子时段D4、第五子时段D5和第六子时段D6中，藉由数据信号Sd[1]分别设置第四电容C4、第五电容C5和第六电容C6的跨压。

于第四子时段D4中，控制信号Sc[2]和多工信号Sm[3]为致能电位，多工信号Sm[2]为禁能电位，使得第六开关至第十开关M6～M10以及第十二开关M12处于导通状态，且第一开关至第五开关M1～M5以及第十一开关M11处于关断状态。因此，第四电容C4和第五电容C5会自数据线DL[1]接收具有电压电位V4的数据信号Sd[1]。

于第五子时段D5中，多工信号Sm[2]和控制信号Sc[2]为致能电位，多工信号Sm[3]为禁能电位，使得第二开关M2、第六开关M6、第七开关M7以及第九开关至第十二开关M9～M12处于导通状态，且第一开关M1、第三开关至第五开关M3～M5以及第八开关M8处于关断状态。因此，第五电容C5和第六电容C6会自数据线DL[1]接收具有电压电位V5的数据信号Sd[1]。

于第六子时段D6中，多工信号Sm[2]为致能电位，控制信号Sc[2]和多工信号Sm[3]为禁能电位，使得第二开关M2、第十一开关M11以及第十二开关M12处于导通状态，且第一开关M1、第三开关至第十开关M3～M10处于关断状态。因此，第六电容C6会自数据线DL[1]接收具有电压电位V6的数据信号Sd[1]。

亦即，于第二时段T2结束时，第四电容C4的一端会被设置为第四电压电位V4，第五电容C5的一端会被设置为第五电压电位V5，第六电容C6的一端会被设置为第六电压电位V6。另外，低阻抗显示器600，会于第三子时段D3对第四像素P4进行预充电，并于第四子时段D4对第五像素P5进行预充电，且于第五子时段D5对第六像素P6进行预充电。

图7和图8的实施例中的第一像素群组110和第二像素群组120的连接方式、元件、实施方式以及优点，皆适用于低阻抗显示器600中的其他第一像素群组110和第二像素群组120，为简洁起见，在此不重复赘述。

在一实施例中，低阻抗显示器600的像素的开关是用P型晶体管来实现。在此情况下，控制信号Sc[1]～Sc[n]以及多工信号Sm[1]～Sm[n]的致能电位为低电压电位，禁能电位则为高电压电位。

图9为根据本发明又一实施例的低阻抗显示器900简化后的功能方块图。低阻抗显示器600包含源极驱动器102、栅极驱动器104、多个水平驱动线GL[1]～GL[n]、多个多工驱动线ML[1]～ML[n]、多个数据线DL[1]～DL[n]、多个第一像素群组110、多个第二像素群组120、多个第三像素群组130以及多个第四像素群组140。第一像素群组110包含第一像素P1、第二像素P2和第三像素P3，第二像素群组120包含第四像素P4、第五像素P5和第六像素P6，第三像素群组130包含第七像素P7、第八像素P8和第九像素P9，第四像素群组140包含第十像素P10、第十一像素P11和第十二像素P12。水平驱动线GL[1]～GL[n]用于自栅极驱动器104分别接收控制信号Sc[1]～Sc[n]。多工驱动线ML[1]～ML[n]用于自栅极驱动器104分别接收多工信号Sm[1]～Sm[n]。数据线DL[1]～DL[n]用于自源极驱动器102分别接收数据信号Sd[1]～Sd[n]。为使图面简洁而易于说明，低阻抗显示器900中的其他元件与连接关系并未绘示于图9中。

为便于说明，以下将以耦接于水平驱动线GL[1]～GL[4]、多工驱动线ML[1]～ML[4]以及数据线DL[1]的第一像素群组110、第二像素群组120、第三像素群组130以及第四像素群组140来说明低阻抗显示器900的架构以及运作。

图10为图9的第一像素群组110、第二像素群组120、第三像素群组130以及第四像素群组140的一实施例的电路示意图。如8图所示，第一像素群组至第四像素群组110～140用于自数据线DL[1]接收数据信号Sd[1]。多工驱动线ML[1]耦接于第一像素P1和第四像素P4，多工驱动线ML[2]耦接于第二像素P2和第五像素P5，多工驱动线ML[3]耦接于第七像素P7和第十像素P10，多工驱动线ML[4]耦接于第八像素P8和第十一像素P11。另外，水平驱动线GL[1]耦接于第一像素至第三像素P1～P3，水平驱动线GL[2]耦接于第四像素至第六像素P4～P6，水平驱动线GL[3]耦接于第七像素至第九像素P7～P9，水平驱动线GL[4]耦接于第十像素至第十二像素P10～P12。

在本实施例中，多工驱动线ML[1]～ML[4]用于配合水平驱动线GL[1]～GL[4]，控制第一像素至第三像素P1～P3依序接收数据信号Sd[1]，控制第四像素至第六像素P4～P6依序接收数据信号Sd[1]，控制第七像素至第九像素P7～P9依序接收数据信号Sd[1]，以及控制第十像素至第十二像素P10～P12依序接收数据信号Sd[1]。因此，藉由一条数据线DL[1]便可以对位于同一列的多个像素(例如，第一像素至第三像素P1～P3，或是第四像素至第六像素P4～P6)进行数据写入。详细的控制方式以及信号波形将于后续段落中进行说明。

换言之，低阻抗显示器900无需在源极驱动器102与数据线DL[1]之间设置额外的多工器，所以源极驱动器102与第一像素群组110、第二像素群组120、第三像素群组130和第四像素群组140之间的等效阻抗极低。

如图10所示，第一像素P1包含第一开关M1、第二开关M2和第一电容C1。第一开关M1包含第一端、第二端和控制端，其中第一开关M1的第一端耦接于第一节点N1，第一开关M1的第二端耦接于第一电容C1，第一开关M1的控制端耦接于多工驱动线ML[1]。第二开关M2包含第一端、第二端和控制端，第二开关M2的第一端耦接于第二节点N2，第二开关M2的第二端耦接于第一节点N1，第二开关M2的控制端耦接于水平驱动线GL[1]。

第二像素P2包含第三开关M3、第四开关M4和第二电容C2。第三开关M3包含第一端、第二端和控制端，其中第三开关M3的第一端耦接于第三节点N3，第三开关M3的第二端耦接于第二节点N2和第二电容C2，第三开关M3的控制端耦接于多工驱动线ML[2]。第四开关M4包含第一端、第二端和控制端，其中第四开关M4的第一端耦接于数据线DL[1]，第四开关M4的第二端耦接于第三节点N3，第四开关M4的控制端耦接于水平驱动线GL[1]。

第三像素P3包含第五开关M5、第六开关M6和第三电容C3。第五开关M5包含第一端、第二端和控制端，其中第五开关M5的第一端耦接于第四节点N4，第五开关M5的第二端耦接于数据线DL[1]，第五开关M5的控制端耦接于水平驱动线GL[1]。第六开关M6包含第一端、第二端和控制端，其中第六开关M6的第一端耦接于第三电容C3，第六开关M6的第二端耦接于第四节点N4，第六开关M6的控制端耦接于水平驱动线GL[1]。

第四像素P4包含第七开关M7、第八开关M8和第四电容C4。第七开关M7包含第一端、第二端和控制端，其中第七开关M7的第一端耦接于第五节点N5，第七开关M7的第二端耦接于第四电容C4，第七开关M7的控制端耦接于多工驱动线ML[1]。第八开关M8包含第一端、第二端和控制端，第八开关M8的第一端耦接于第六节点N6，第八开关M8的第二端耦接于第五节点N5，第八开关M8的控制端耦接于水平驱动线GL[2]。

第五像素P5包含第九开关M9、第十开关M10和第五电容C5。第九开关M9包含第一端、第二端和控制端，其中第九开关M9的第一端耦接于第七节点N7，第九开关M9的第二端耦接于第六节点N6和第五电容C5，第九开关M9的控制端耦接于多工驱动线ML[2]。第十开关M10包含第一端、第二端和控制端，其中第十开关M10的第一端耦接于数据线DL[1]，第十开关M10的第二端耦接于第七节点N7，第十开关M10的控制端耦接于水平驱动线GL[2]。

第六像素P6包含第十一开关M11、第十二开关M12和第六电容C6。第十一开关M11包含第一端、第二端和控制端，其中第十一开关M11的第一端耦接于第八节点N8，第十一开关M11的第二端耦接于数据线DL[1]，第十一开关M11的控制端耦接于水平驱动线GL[2]。第十二开关M12包含第一端、第二端和控制端，其中第十二开关M12的第一端耦接于第六电容C6，第十二开关M12的第二端耦接于第八节点N8，第十二开关M12的控制端耦接于水平驱动线GL[2]。

第七像素P7包含第十三开关M13、第十四开关M14和第七电容C7。第八像素P8包含第十五开关M15、第十六开关M16和第八电容C8。第九像素P9包含第十七开关M17、第十八开关M18和第九电容C9。第七像素P7、第八像素P8和第九像素P9与水平驱动线GL[3]和多工驱动线ML[3]～ML[4]的连接关系，相似于前述第一像素P1、第二像素P2和第三像素P3与水平驱动线GL[1]和多工驱动线ML[1]～ML[2]的连接关系，为简洁起见，在此不重复赘述。

第十像素P10包含第十九开关M19、第二十开关M20和第十电容C10。第十一像素P11包含第二十一开关M21、第二十二开关M22和第十一电容C11。第十二像素P12包含第二十三开关M23、第二十四开关M24和第十二电容C12。第十像素P10、第十一像素P11和第十二像素P12与水平驱动线GL[4]和多工驱动线ML[3]～ML[4]的连接关系，相似于前述第四像素P4、第五像素P5和第六像素P6与水平驱动线GL[2]和多工驱动线ML[1]～ML[2]的连接关系，为简洁起见，在此不重复赘述。

实作上，低阻抗显示器900的第一开关至第二十四开关M1～M24可以用N型薄膜晶体管或是各种合适的N型晶体管来实现。

图11为图10的控制信号Sc[1]～Sc[4]、多工信号Sm[1]～Sm[4]以及数据信号Sd[1]简化后的时序图。如图11所示，多工信号Sm[1]～Sm[4]依据多工信号Sm[1]、多工信号Sm[2]、多工信号Sm[3]以及多工信号Sm[4]的顺序依序致能，且多工信号Sm[1]和多工信号Sm[3]的致能时间不互相重叠，多工信号Sm[2]和多工信号Sm[4]的致能时间不互相重叠。另外，控制信号Sc[1]～Sc[4]依据控制信号Sc[1]、控制信号Sc[3]、控制信号Sc[2]以及控制信号Sc[4]的顺序依序致能，且控制信号Sc[1]和控制信号Sc[2]的致能时间不相互重叠，控制信号Sc[3]和控制信号Sc[4]的致能时间不互相重叠。

于第一时段T1中，控制信号Sc[1]和控制信号Sc[3]维持于致能电位(例如，高电压电位)，控制信号Sc[2]和控制信号Sc[4]维持于禁能电位(例如，低电压电位)。第一时段T1包含第一子时段D1、第二子时段D2和第三子时段D3，其中低阻抗显示器900会于第一子时段D1、第二子时段D2和第三子时段D3中，藉由数据信号Sd[1]分别设置第一电容C1、第二电容C2和第三电容C3的跨压。

于第一子时段D1中，多工信号Sm[1]和多工信号Sm[2]为致能电位，多工信号Sm[3]和多工信号Sm[4]为禁能电位，使得第一开关至第七开关M1～M7、第九开关M9、第十四开关M14以及第十六开关至第十八开关M16～M18处于导通状态，且第八开关M8、第十开关至第十三开关M10～M13、第十五开关M15以及第十九开关至第二十四开关M19～M24处于关断状态。因此，第一电容C1、第二电容C2、第三电容C3以及第九电容C9会自数据线DL[1]接收具有第一电压电位V1的数据信号Sd[1]。

于第二子时段D2中，多工信号Sm[2]和多工信号Sm[3]为致能电位，多工信号Sm[1]和多工信号Sm[4]为禁能电位，使得第二开关至第六开关M2～M6、第九开关M9、第十三开关M13、第十四开关M14以及第十六开关至第十九开关M16～M19处于导通状态，且第一开关M1、第七开关M7、第八开关M8、第十开关至第十二开关M10～M12、第十五开关M15以及第二十开关至第二十四开关M20～M24处于关断状态。因此，第二电容C2、第三电容C3以及第九电容C9会自数据线DL[1]接收具有第二电压电位V2的数据信号Sd[1]。

于第三子时段D3中，多工信号Sm[1]和多工信号Sm[2]为禁能电位，多工信号Sm[3]和多工信号Sm[4]为致能电位，使得第二开关M2、第四开关至第六开关M4～M6、第十三开关至第十九开关M13～M19以及第二十一开关M21处于导通状态，且第一开关M1、第三开关M3、第七开关至第十二开关M7～M12、第二十开关M20以及第二十二开关至第二十四开关M22～M24处于关断状态。因此，第三电容C3、第七电容C7、第八电容C8以及第九电容C9会自数据线DL[1]接收具有第三电压电位V3的数据信号Sd[1]。

亦即，于第一时段T1结束时，第一电容C1的一端会被设置为第一电压电位V1，第二电容C2的一端会被设置为第二电压电位V2，第三电容C3的一端会被设置为第三电压电位V3。另外，低阻抗显示器900会于第一子时段D1对第二像素P2进行预充电，并于第二子时段D2对第三像素P3进行预充电。

于第二时段T2中，控制信号Sc[2]和控制信号Sc[3]维持于致能电位，控制信号Sc[1]和控制信号Sc[4]维持于禁能电位。第二时段T2包含第四子时段D4、第五子时段D5和第六子时段D6，其中低阻抗显示器900会于第四子时段D4、第五子时段D5和第六子时段D6中，藉由数据信号Sd[1]分别设置第七电容C7、第八电容C8和第九电容C9的跨压。

于第四子时段D4中，多工信号Sm[3]和多工信号Sm[4]为致能电位，多工信号Sm[1]和多工信号Sm[2]为禁能电位，使得第八开关M8、第十开关至第十九开关M10～M19以及第二十一开关M21处于导通状态，且第一开关至第七开关M1～M7、第九开关M9、第二十开关M20以及第二十二开关至第二十四开关M22～M24处于关断状态。因此，第六电容C6、第七电容C7、第八电容C8和第九电容C9会自数据线DL[1]接收具有第四电压电位V4的数据信号Sd[1]。

于第五子时段D5中，多工信号Sm[1]和多工信号Sm[4]为致能电位，多工信号Sm[2]和多工信号Sm[3]为禁能电位，使得第一开关M1、第七开关M7、第八开关M8、第十开关至第十二开关M10～M12以及第十四开关至第十八开关M14～M18处于导通状态，且第二开关至第六开关M2～M6、第九开关M9、第十三开关M13、第十九开关M19、第二十开关M20以及第二十二开关至第二十四开关M22～M24处于关断状态。因此，第六电容C6、第八电容C8和第九电容C9会自数据线DL[1]接收具有第五电压电位V5的数据信号Sd[1]。

于第六子时段D6中，多工信号Sm[1]和多工信号Sm[2]为致能电位，多工信号Sm[3]和多工信号Sm[4]为禁能电位，使得第一开关M1、第三开关M3、第七开关至第十二开关M7～M12、第十四开关M14以及第十六开关至第十八开关M16～M18处于导通状态，且第二开关M2、第四开关至第六开关M4～M6、第十三开关M13、第十五开关M15、第十九开关至第二十四开关M19～M24处于关断状态。因此，第四电容C4、第五电容C5、第六电容C6和第九电容C9会自数据线DL[1]接收具有第六电压电位V6的数据信号Sd[1]。

亦即，于第二时段T2结束时，第七电容C7的一端会被设置为第四电压电位V4，第八电容C8的一端会被设置为第五电压电位V5，第九电容C9的一端会被设置为第六电压电位V6。另外，低阻抗显示器900会于第四子时段D4对第八像素P8进行预充电，并于第五子时段D5对第九像素P9进行预充电。

于第三时段T3中，控制信号Sc[2]和控制信号Sc[4]维持于致能电位，控制信号Sc[1]和控制信号Sc[3]维持于禁能电位。第三时段T3包含第七子时段D7、第八子时段D8和第九子时段D9，其中低阻抗显示器900会于第七子时段D7、第八子时段D8和第九子时段D9中，藉由数据信号Sd[1]分别设置第四电容C4、第五电容C5和第六电容C6的跨压。

于第七子时段D7中，多工信号Sm[1]和多工信号Sm[2]为致能电位，多工信号Sm[3]和多工信号Sm[4]为禁能电位，使得第一开关M1、第三开关M3、第七开关至第十二开关M7～M12、第二十开关M20以及第二十二开关至第二十四开关M22～M24处于导通状态，且第二开关M2、第四开关至第六开关M4～M6、第十三开关至第十九开关M13～M19以及第二十一开关M21处于关断状态。因此，第四电容C4、第五电容C5、第六电容C6和第十二电容C12会自数据线DL[1]接收具有第七电压电位V7的数据信号Sd[1]。

于第八子时段D8中，多工信号Sm[2]和多工信号Sm[3]为致能电位，多工信号Sm[1]和多工信号Sm[4]为禁能电位，使得第三开关M3、第八开关至第十三开关M8～M13、第十九开关M19、第二十开关M20以及第二十二开关至第二十四开关M22～M24处于导通状态，且第一开关M1、第二开关M2、第四开关至第七开关M4～M7、第十四开关至第十八开关M14～M18以及第二十一开关M21处于关断状态。因此，第五电容C5、第六电容C6和第十二电容C12会自数据线DL[1]接收具有第八电压电位V8的数据信号Sd[1]。

于第九子时段D9中，多工信号Sm[3]和多工信号Sm[4]为致能电位，多工信号Sm[1]和多工信号Sm[2]为禁能电位，使得第八开关M8、第十开关至第十三开关M10～M13、第十五开关M15、第十九开关至第二十四开关M19～M24处于导通状态，且第一开关至第七开关M1～M7、第九开关M9、第十四开关M14、第十六开关至第十八开关M16～M18处于关断状态。因此，第六电容C6、第十电容C10、第十一电容C11和第十二电容C12会自数据线DL[1]接收具有第九电压电位V9的数据信号Sd[1]。

亦即，于第三时段T3结束时，第四电容C4的一端会被设置为第七电压电位V7，第五电容C5的一端会被设置为第八电压电位V8，第六电容C6的一端会被设置为第九电压电位V9。低阻抗显示器900会于第七子时段D7对第五像素P5进行预充电，并于第八子时段D8对第六像素P6进行预充电。

于第四时段T4中，控制信号Sc[4]维持于致能电位，控制信号Sc[1]、控制信号Sc[2]、控制信号Sc[3]、多工信号Sm[1]和多工信号Sm[2]维持于禁能电位。第四时段T4包含第十子时段D10、第十一子时段D11和第十二子时段D12，其中低阻抗显示器900会于第十子时段D10、第十一子时段D11和第十二子时段D12中，藉由数据信号Sd[1]分别设置第十电容C10、第十一电容C11和第十二电容C12的跨压。

于第十子时段D10中，多工信号Sm[3]和多工信号Sm[4]为致能电位，使得第十三开关M13、第十五开关M15以及第十九开关至第二十四开关M19～M24处于导通状态，且第一开关至第十二开关M1～M12、第十四开关M14以及第十六开关至第十八开关M16～M18处于关断状态。因此，第十电容C10、第十一电容C11和第十二电容C12会自数据线DL[1]接收具有第十电压电位V10的数据信号Sd[1]。

于第十一子时段D11中，多工信号Sm[4]为致能电位，多工信号Sm[3]为禁能电位，使得第十五开关M15以及第二十开关至第二十四开关M20～M24处于导通状态，且第一开关至第十四开关M1～M14以及第十六开关至第十九开关M16～M19处于关断状态。因此，第十一电容C11和第十二电容C12会自数据线DL[1]接收具有第十一电压电位V11的数据信号Sd[1]。

于第十二子时段D12中，多工信号Sm[3]和多工信号Sm[4]为禁能电位，使得第二十开关M20、第二十二开关至第二十四开关M22～M24处于导通状态，且第一开关至第十九开关M1～M19以及第二十一开关M21处于关断状态。因此，第十二电容C12会自数据线DL[1]接收具有第十二电压电位V12的数据信号Sd[1]。

亦即，于第四时段T4结束时，第十电容C10的一端会被设置为第十电压电位V10，第十一电容C11的一端会被设置为第十一电压电位V11，第十二电容C12的一端会被设置为第十二电压电位V12。另外，低阻抗显示器900会于第十子时段D10对第十一像素P11进行预充电，并于第十一子时段D11对第十二像素P12进行预充电。

在一实施例中，低阻抗显示器900的像素中的开关是用P型晶体管来实现。在此情况下，控制信号Sc[1]～Sc[n]以及多工信号Sm[1]～Sm[n]的致能电位为低电压电位，禁能电位则为高电压电位。

图10和图11的实施例中的第一像素群组110、第二像素群组120、第三像素群组130和第四像素群组140的连接方式、元件、实施方式以及优点，皆适用于低阻抗显示器900中的其他第一像素群组110、第二像素群组120、第三像素群组130和第四像素群组140，为简洁起见，在此不重复赘述。

图12为图9的第一像素群组110、第二像素群组120、第三像素群组130以及第四像素群组140的另一实施例的电路示意图。图12的实施例相似于图10的实施例，差异之一在于第一开关M1的控制端耦接于多工驱动线ML[2]，第六开关M6的控制端耦接于多工驱动线ML[1]，第七开关M7的控制端耦接于多工驱动线ML[2]，第十二开关M12的控制端耦接于多工驱动线ML[1]，第十三开关M13的控制端耦接于多工驱动线ML[4]，第十八开关M18的控制端耦接于多工驱动线ML[3]，第十九开关M19的控制端耦接于多工驱动线ML[4]，第二十四开关M24的控制端耦接于多工驱动线ML[3]。

图12的实施例和图10的实施例的另一差异，在于第三开关M3的控制端耦接于水平驱动线GL[1]，第九开关M9的控制端耦接于第二水平驱动线GL[2]，第十五开关M15的控制端耦接于第三水平驱动线GL[3]，第二十一开关M21的控制端耦接于第四水平驱动线GL[4]。

图12的第一像素群组110、第二像素群组120、第三像素群组130以及第四像素群组140可以依据图11的信号时讯进行运作。在此情况下，于第一时段T1结束时，第三电容C3的一端会被设置为第一电压电位V1，第一电容C1的一端会被设置为第二电压电位V2，第二电容C2的一端会被设置为第三电压电位V3。于第二时段T2结束时，第九电容C9的一端会被设置为第四电压电位V4，第七电容C7的一端会被设置为第五电压电位V5，第八电容C8的一端会被设置为第六电压电位V6。于第三时段T3结束时，第六电容C6的一端会被设置为第七电压电位V7，第四电容C4的一端会被设置为第八电压电位V8，第五电容C5的一端会被设置为第九电压电位V9。于第四时段T4结束时，第十二电容C12的一端会被设置为第十电压电位V10，第十电容C10的一端会被设置为第十一电压电位V11，第十一电容C11的一端会被设置为第十二电压电位V12。

图10的实施例中的第一像素群组110、第二像素群组120、第三像素群组130和第四像素群组140的连接方式、元件、实施方式以及优点，皆适用于图12的实施例中的第一像素群组110、第二像素群组120、第三像素群组130和第四像素群组140，为简洁起见，在此不重复赘述。

综上所述，低阻抗显示器100、600以及900无需在源极驱动器102和数据线DL[1]～DL[n]之间设置额外的多工器，所以源极驱动器102与各个像素之间的等效阻抗极低。因此，即使低阻抗显示器100、600以及900具有高解析度或是高图框率，低阻抗显示器100、600以及900仍能将各个像素充电至预期的电压电位，使得低阻抗显示器100、600以及900具有高品质的显示画面。

在说明书及权利要求中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求所提及的「包含」为开放式的用语，故应解释成「包含但不限定于」。另外，「耦接」在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。

另外，除非说明书中特别指明，否则任何单数格的用语都同时包含复数格的涵义。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (18)

1.一种低阻抗显示器，其特征在于，包含：

一第一像素群组，包含一第一像素和一第二像素；

一第二像素群组，包含一第三像素和一第四像素，其中该第一像素群组和该第二像素群组自一数据线接收一数据信号；以及

一第一多工驱动线，耦接于该第一像素和该第三像素，用于接收一第一多工信号；

其中该第一多工驱动线用于控制该第一像素和该第二像素依序接收该数据信号，以及控制该第三像素和该第四像素依序接收该数据信号。

2.如权利要求1所述的低阻抗显示器，其特征在于，另包含：

一第一水平驱动线，耦接于该第一像素和该第二像素，用于接收一第一控制信号；以及

一第二水平驱动线，耦接于该第三像素和该第四像素，用于接收一第二控制信号；

其中，该第一控制信号先于该第二控制信号致能。

3.如权利要求2所述的低阻抗显示器，其特征在于，其中，该第一像素包含：

一第一开关，包含一第一端、一第二端和一控制端，其中该第一开关的该第一端耦接于该数据线，该第一开关的该第二端耦接于一第一节点，该第一开关的该控制端耦接于该第一多工驱动线；

一第二开关，包含一第一端、一第二端和一控制端，其中该第二开关的该第一端耦接于该第一节点，该第二开关的该控制端耦接于该第一水平驱动线；以及

一第一电容，耦接于该第二开关的该第二端；

其中，该第二像素包含：

一第三开关，包含一第一端、一第二端和一控制端，该第三开关的该第一端耦接于一第二节点，该第三开关的该第二端耦接于该数据线，该第三开关的该控制端耦接于该第一水平驱动线；

一第四开关，包含一第一端、一第二端和一控制端，该第四开关的该第二端耦接于该第二节点，该第四开关的该控制端耦接于该第一水平驱动线；以及

一第二电容，耦接于该第四开关的该第一端。

4.如权利要求2所述的低阻抗显示器，其特征在于，其中，于一第一时段中，该第一控制信号和该第二控制信号皆为一致能电位，

于一第二时段中，该第一控制信号为一禁能电位，该第二控制信号为该致能电位，

该第一多工信号于该第一时段和该第二时段的每一者中，先为该致能电位，然后切换至该禁能电位。

5.一种低阻抗显示器，其特征在于，包含：

一第一像素群组，包含一第一像素、一第二像素和一第三像素；

一第二像素群组，包含一第四像素、一第五像素和一第六像素，其中该第一像素群组和该第二像素群组自一数据线接收一数据信号；

一第一多工驱动线，耦接于该第三像素，用于接收一第一多工信号；

一第二多工驱动线，耦接于该第一像素和该第六像素，用于接收一第二多工信号；以及

一第三多工驱动线，耦接于该第四像素，用于接收一第三多工信号；

其中，该些多工信号依据该第一多工信号、该第二多工信号以及该第三多工信号的顺序依序致能，且该第一多工信号和该第二多工信号的致能时间不互相重叠，该第二多工信号和该第三多工信号的致能时间不互相重叠。

6.如权利要求5所述的低阻抗显示器，其特征在于，另包含：

一第一水平驱动线，耦接于该第一像素和该第二像素，用于接收一第一控制信号；

一第二水平驱动线，耦接于该第三像素、该第四像素和该第五像素，用于接收一第二控制信号；以及

一第三水平驱动线，耦接于该第六像素，用于接收一第三控制信号；

其中，该些控制信号依据该第一控制信号、该第二控制信号以及该第三控制信号的顺序依序致能。

7.如权利要求6所述的低阻抗显示器，其特征在于，其中，该第一像素包含：

一第一开关，包含一第一端、一第二端和一控制端，其中该第一开关的该第一端耦接于一第一节点，该第一开关的该控制端耦接于该第一水平驱动线；

一第二开关，包含一第一端、一第二端和一控制端，其中该第二开关的该第一端耦接于一第二节点，该第二开关的该第二端耦接于该第一节点，该第二开关的该控制端耦接于该第二多工驱动线；以及

一第一电容，耦接于该第一开关的该第二端；

其中，该第二像素包含：

一第三开关，包含一第一端、一第二端和一控制端，其中该第三开关的该第一端耦接于一第三节点，该第三开关的该第二端耦接于该第二节点，该第三开关的该控制端耦接于该第一水平驱动线；

一第四开关，包含一第一端、一第二端和一控制端，其中该第四开关的该第一端耦接于该数据线，该第四开关的该第二端耦接于该第三节点，该第四开关的该控制端耦接于该第一水平驱动线；以及

一第二电容，耦接于该第二节点；

其中，该第三像素包含：

一第五开关，包含一第一端、一第二端和一控制端，其中该第五开关的该第一端耦接于一第四节点，该第五开关的该第二端耦接于该数据线，该第五开关的该控制端耦接于该第一多工驱动线；

一第六开关，包含一第一端、一第二端和一控制端，该第六开关的该第二端耦接于该第四节点，该第六开关的该控制端耦接于该第二水平驱动线；以及

一第三电容，耦接于该第六开关的该第一端。

8.如权利要求6所述的低阻抗显示器，其特征在于，其中，于一第一时段中，该第二控制信号维持于一致能电位，该第三控制信号维持于一禁能电位，且该第一时段包含：

一第一子时段，其中于该第一子时段中，该第一控制信号和该第二多工信号为该致能电位，该第一多工信号和该第三多工信号为该禁能电位；

一第二子时段，其中于该第二子时段中，该第一多工信号和该第一控制信号为该致能电位，该第二多工信号和该第三多工信号为该禁能电位；以及

一第三子时段，其中于该第三子时段中，该第一多工信号和该第三多工信号为该致能电位，该第一控制信号和该第二多工信号为该禁能电位。

9.如权利要求8所述的低阻抗显示器，其特征在于，其中，于一第二时段中，该第三控制信号维持于该致能电位，该第一多工信号和该第一控制信号维持于该禁能电位，且该第二时段包含：

一第四子时段，其中于该第四子时段中，该第二控制信号和该第三多工信号为该致能电位，该第二多工信号为该禁能电位；

一第五子时段，其中于该第五子时段中，该第二多工信号和该第二控制信号为该致能电位，该第三多工信号为该禁能电位；以及

一第六子时段，其中于该第六子时段中，该第二多工信号为该致能电位，该第二控制信号和该第三多工信号为该禁能电位。

10.一种低阻抗显示器，其特征在于，包含：

一第一像素群组，包含一第一像素、一第二像素和一第三像素；

一第二像素群组，包含一第四像素、一第五像素和一第六像素；

一第三像素群组，包含一第七像素、一第八像素和一第九像素；

一第四像素群组，包含一第十像素、一第十一像素和一第十二像素，其中该第一像素群组至该第四像素群组自一数据线接收一数据信号；

一第一多工驱动线，耦接于该第一像素群组和该第二像素群组，用于接收一第一多工信号；

一第二多工驱动线，耦接于该第一像素群组和该第二像素群组，用于接收一第二多工信号；

一第三多工驱动线，耦接于该第三像素群组和该第四像素群组，用于接收一第三多工信号；以及

一第四多工驱动线，耦接于该第三像素群组和该第四像素群组，用于接收一第四多工信号；

其中，该些多工信号依据该第一多工信号、该第二多工信号、该第三多工信号以及该第四多工信号的顺序依序致能，且该第一多工信号和该第三多工信号的致能时间不互相重叠，该第二多工信号和该第四多工信号的致能时间不互相重叠。

11.如权利要求10所述的低阻抗显示器，其特征在于，另包含：

一第一水平驱动线，耦接于该第一像素、该第二像素和该第三像素，用于接收一第一控制信号；

一第二水平驱动线，耦接于该第四像素、该第五像素和该第六像素，用于接收一第二控制信号；

一第三水平驱动线，耦接于该第七像素、该第八像素和该第九像素，用于接收一第三控制信号；以及

一第四水平驱动线，耦接于该第十像素、该第十一像素和该第十二像素，用于接收一第四控制信号；

其中该第一多工驱动线耦接于该第一像素和该第四像素，该第二多工驱动线耦接于该第二像素和该第五像素，该第三多工驱动线耦接于该第七像素和该第十像素，第四多工驱动线耦接于该第八像素和该第十一像素；

其中该些控制信号依据该第一控制信号、该第三控制信号、该第二控制信号以及该第四控制信号的顺序依序致能，且该第一控制信号和该第二控制信号的致能时间不相互重叠，该第三控制信号和该第四控制信号的致能时间不互相重叠。

12.如权利要求11所述的低阻抗显示器，其特征在于，其中，该第一像素包含：

一第一开关，包含一第一端、一第二端和一控制端，其中该第一开关的该第一端耦接于一第一节点，该第一开关的该控制端耦接于该第一多工驱动线；

一第二开关，包含一第一端、一第二端和一控制端，该第二开关的该第一端耦接于一第二节点，该第二开关的该第二端耦接于该第一节点，该第二开关的该控制端耦接于该第一水平驱动线；以及

一第一电容，耦接于该第一开关的该第二端；

其中，该第二像素包含：

一第三开关，包含一第一端、一第二端和一控制端，其中该第三开关的该第一端耦接于一第三节点，该第三开关的该第二端耦接于该第二节点，该第三开关的该控制端耦接于该第二多工驱动线；

一第四开关，包含一第一端、一第二端和一控制端，其中该第四开关的该第一端耦接于该数据线，该第四开关的该第二端耦接于该第三节点，该第四开关的该控制端耦接于该第一水平驱动线；以及

一第二电容，耦接于该第二节点；

其中，该第三像素包含：

一第五开关，包含一第一端、一第二端和一控制端，其中该第五开关的该第一端耦接于一第四节点，该第五开关的该第二端耦接于该数据线，该第五开关的该控制端耦接于该第一水平驱动线；

一第六开关，包含一第一端、一第二端和一控制端，其中该第六开关的该第二端耦接于该第四节点，该第六开关的该控制端耦接于该第一水平驱动线；以及

一第三电容，耦接于该第六开关的该第一端。

13.如权利要求10所述的低阻抗显示器，其特征在于，另包含：

一第一水平驱动线，耦接于该第一像素、该第二像素和该第三像素，用于接收一第一控制信号；

一第二水平驱动线，耦接于该第四像素、该第五像素和该第六像素，用于接收一第二控制信号；

一第三水平驱动线，耦接于该第七像素、该第八像素和该第九像素，用于接收一第三控制信号；以及

一第四水平驱动线，耦接于该第十像素、该第十一像素和该第十二像素，用于接收一第四控制信号；

其中该第一多工驱动线耦接于该第三像素和该第六像素，该第二多工驱动线耦接于该第一像素和该第四像素，该第三多工驱动线耦接于该第九像素和该第十二像素，第四多工驱动线耦接于该第七像素和该第十像素；其中该些控制信号依据该第一控制信号、该第三控制信号、该第二控制信号以及该第四控制信号的顺序依序致能，且该第一控制信号和该第二控制信号的致能时间不相互重叠，该第三控制信号和该第四控制信号的致能时间不互相重叠。

14.如权利要求13所述的低阻抗显示器，其特征在于，其中，该第一像素包含：

一第一开关，包含一第一端、一第二端和一控制端，其中该第一开关的该第一端耦接于一第一节点，该第一开关的该控制端耦接于该第二多工驱动线；

一第二开关，包含一第一端、一第二端和一控制端，该第二开关的该第一端耦接于一第二节点，该第二开关的该第二端耦接于该第一节点，该第二开关的该控制端耦接于该第一水平驱动线；以及

一第一电容，耦接于该第一开关的该第二端；

其中，该第二像素包含：

一第三开关，包含一第一端、一第二端和一控制端，其中该第三开关的该第一端耦接于一第三节点，该第三开关的该第二端耦接于该第二节点，该第三开关的该控制端耦接于该第一水平驱动线；

一第四开关，包含一第一端、一第二端和一控制端，其中该第四开关的该第一端耦接于该数据线，该第四开关的该第二端耦接于该第三节点，该第四开关的该控制端耦接于该第一水平驱动线；以及

一第二电容，耦接于该第二节点；

其中，该第三像素包含：

一第五开关，包含一第一端、一第二端和一控制端，其中该第五开关的该第一端耦接于一第四节点，该第五开关的该第二端耦接于该数据线，该第五开关的该控制端耦接于该第一水平驱动线；

一第六开关，包含一第一端、一第二端和一控制端，其中该第六开关的该第二端耦接于该第四节点，该第六开关的该控制端耦接于该第一多工驱动线；以及

一第三电容，耦接于该第六开关的该第一端。

15.如权利要求11或13所述的低阻抗显示器，其特征在于，其中，于一第一时段中，该第一控制信号和该第三控制信号维持于一致能电位，该第二控制信号和该第四控制信号维持于一禁能电位，且该第一时段包含：

一第一子时段，其中于该第一子时段中，该第一多工信号和该第二多工信号为该致能电位，该第三多工信号和该第四多工信号为该禁能电位；

一第二子时段，其中于该第二子时段中，该第二多工信号和该第三多工信号为该致能电位，该第一多工信号和该第四多工信号为该禁能电位；以及

一第三子时段，其中于该第三子时段中，该第一多工信号和该第二多工信号为该禁能电位，该第三多工信号和该第四多工信号为该致能电位。

16.如权利要求15所述的低阻抗显示器，其特征在于，其中，于一第二时段中，该第二控制信号和该第三控制信号维持于该致能电位，该第一控制信号和该第四控制信号维持于该禁能电位，且该第二时段包含：

一第四子时段，其中于该第四子时段中，该第三多工信号和该第四多工信号为该致能电位，该第一多工信号和该第二多工信号为该禁能电位；

一第五子时段，其中于该第五子时段中，该第一多工信号和该第四多工信号为该致能电位，该第二多工信号和该第三多工信号为该禁能电位；以及

一第六子时段，其中于该第六子时段中，该第一多工信号和该第二多工信号为该致能电位，该第三多工信号和该第四多工信号为该禁能电位。

17.如权利要求16所述的低阻抗显示器，其特征在于，其中，于一第三时段中，该第二控制信号和该第四控制信号维持于该致能电位，该第一控制信号和该第三控制信号维持于该禁能电位，且该第三时段包含：

一第七子时段，其中于该第七子时段中，该第一多工信号和该第二多工信号为该致能电位，该第三多工信号和该第四多工信号为该禁能电位；

一第八子时段，其中于该第八子时段中，该第二多工信号和该第三多工信号为该致能电位，该第一多工信号和该第四多工信号为该禁能电位；以及

一第九子时段，其中于该第九子时段中，该第三多工信号和该第四多工信号为该致能电位，该第一多工信号和该第二多工信号为该禁能电位。

18.如权利要求17所述的低阻抗显示器，其特征在于，其中，于一第四时段中，该第四控制信号维持于该致能电位，该第一控制信号、该第二控制信号、该第三控制信号、该第一多工信号和该第二多工信号维持于该禁能电位，且该第四时段包含：

一第十子时段，其中于该第十子时段中，该第三多工信号和该第四多工信号为该致能电位；

一第十一子时段，其中于该第十一子时段中，该第四多工信号为该致能电位，该第三多工信号为该禁能电位；以及

一第十二子时段，其中于该第十二子时段中，该第三多工信号和该第四多工信号为该禁能电位。

Images