CN111295754A - 用于减少共端子晶体管中的串扰的布局 - Google Patents

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Abstract

微电子器件(100)具有公共端子晶体管(104)，所述公共端子晶体管具有两个或更多个沟道(112，114)和在沟道(112，114)的相应区域中的感测晶体管(124，130)。沟道(112，114)和感测晶体管(124，130)共享半导体衬底(102)中的公共节点(106)。感测晶体管(124，130)被配置成用于提供表示通过对应沟道(112，114)的电流的感测电流。感测晶体管(124，130)被定位成使得沟道电流与对应的感测电流的比率具有小于目标值的串扰。形成微电子器件(100)的方法包括估计含公共端子晶体管(104)的公共节点(106)的半导体衬底(102)中的电位分布，和基于所估计的电位分布为感测晶体管(124，130)选择位置。

Description

用于减少共端子晶体管中的串扰的布局
技术领域
本发明总体上涉及微电子器件，并且更具体地涉及微电子器件中的共端子晶体管。
背景技术
广泛使用的共端子晶体管是n沟道金属氧化物半导体(NMOS)晶体管，其具有在n型半导体区域中的共漏极，和由单独栅极控制的具有共端子晶体管的源极的两个或更多个沟道。共端子NMOS晶体管可用于提供通过串联连接到沟道的单独负载的电流。共端子晶体管具有用于每个沟道的感测NMOS晶体管，以监测通过相应沟道的电流。期望使通过每个感测晶体管的电流代表通过相应沟道的电流并且独立于通过其他沟道的电流，即，具有低串扰。这通常通过具有补偿电路来实现，所述补偿电路提供用于调节通过感测晶体管的电流的补偿信号以减少串扰。所述补偿电路增加了含共端子晶体管的微电子器件的面积，从而造成了不期望的制造成本增加。
发明内容
微电子器件具有共端子晶体管，所述共端子晶体管具有两个或更多个沟道和在沟道的相应区域中的感测晶体管。沟道和感测晶体管共享半导体区域中的共节点。所述感测晶体管被配置成在操作电流范围因数内提供表示通过对应沟道的电流的感测电流。所述感测晶体管被定位成使得沟道电流与对应感测电流的比率对通过其他沟道的电流的依赖性小于目标水平。可以在没有提供用于调节一或多个感测电流以减少串扰的补偿信号的补偿电路的情况下实施微电子器件。形成微电子器件的方法包括估计含共端子晶体管的共节点的半导体区域中的电位分布，和基于所估计的电位分布为感测晶体管选择位置。
附图说明
图1是具有共端子晶体管的示例性微电子器件的截面图。
图2是含共端子晶体管的示例性微电子器件的电路图。
图3是含共端子晶体管的示例性微电子器件的顶视图。
图4是示出共端子晶体管中的感测晶体管的串扰的图表。
图5是具有共端子晶体管的另一示例性微电子器件的截面图。
图6是形成含共端子晶体管的微电子器件的示例性方法的流程图。
图7是具有共端子晶体管的示例性微电子器件的视图，描绘了流入和流出微电子器件的电流。
图8是确定含共端子晶体管的微电子器件的第一感测位置和第二感测位置的示例性方法的流程图。
具体实施方式
附图未按比例绘制。示例性实施例不限于所示出的动作或事件的顺序，因为一些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，一些示出的动作或事件对于实施根据示例性实施例的方法是任选的。
微电子器件具有在半导体区域中具有共节点的共端子晶体管。所述共端子晶体管具有两个或更多个沟道。在一个方面，共端子晶体管可以是共端子n沟道金属氧化物半导体(NMOS)晶体管，其具有在n型半导体区域中的共漏极和具有沟道节点(其为源极节点)的两个或更多个沟道。在这一方面，第一沟道可以是第一NMOS晶体管、第一感测晶体管可以是第二NMOS晶体管、第二沟道可以是第三NMOS晶体管，以及第二感测晶体管可以是第四NMOS晶体管。由相应的栅极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是共端子NMOS晶体管，其具有在n型半导体区域中的共源极和具有沟道节点(其为漏极节点)的两个或更多个沟道，其中由对应的栅极控制通过每个沟道的电流。
在另一方面，共端子晶体管可以是共端子p沟道金属氧化物半导体(PMOS)晶体管，其具有在p型半导体区域中的共漏极和具有沟道节点(其为源节点)的两个或更多个沟道，其中由对应的栅极控制通过每个沟道的电流。在又一个方面，所述共端子晶体管可以是共端子PMOS晶体管，其具有在p型半导体区域中的共源极和具有沟道节点(其为漏极节点)的两个或更多个沟道，其中由对应的栅极控制通过每个沟道的电流。
在另一方面，共端子晶体管可以是NPN双极结型晶体管，其具有在n型半导体区域中的共集电极和具有沟道节点(其为发射极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是NPN双极结型晶体管，其具有在n型半导体区域中的共发射极和具有沟道节点(其为集电极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。
在另一方面，共端子晶体管可以是PNP双极结型晶体管，其具有在p型半导体区域中的共集电极和具有沟道节点(其为发射极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。在另一方面，共端子晶体管可以是PNP双极结型晶体管，其具有在p型半导体区域中的共发射极和具有沟道节点(其为集电极节点)的两个或更多个沟道，其中由相应的基极控制通过每个沟道的电流。
在一个方面，共端子晶体管可以是竖直晶体管，其中共节点延伸到微电子器件的第一表面，并且沟道延伸到微电子器件的与所述第一表面相对的第二表面。在这一方面，第一沟道可以是第一竖直晶体管、第一感测晶体管可以是第二竖直晶体管、第二沟道可以是第三竖直晶体管，以及第二感测晶体管可以是第四竖直晶体管。在另一方面，共端子晶体管可以是横向晶体管，其中共节点和沟道延伸到微电子器件的同一表面。在这一方面，第一沟道可以是第一横向晶体管、第一感测晶体管可以是第二横向晶体管、第二沟道可以是第三横向晶体管，以及第二感测晶体管可以是横向竖直晶体管。
共端子晶体管具有用于每个沟道的感测晶体管。在本说明书中，术语“感测晶体管”并不意味着感测晶体管与共端子晶体管分离；相反，术语“感测晶体管”通常符合惯例。每个感测晶体管是共端子晶体管的一部分，其中所有感测晶体管和所有沟道共享共节点。感测晶体管具有与共端子晶体管相同的晶体管类型和极性。例如，在共端子晶体管是NMOS晶体管的情况下，每个感测电阻器也是NMOS晶体管。每个感测晶体管具有与沟道共享共节点的节点。每个感测晶体管具有与对应的沟道节点位于微电子器件的同一表面处的感测节点。感测晶体管位于对应的沟道中，其中对应的沟道在感测晶体管的至少三个侧面上与感测晶体管横向相邻，其中侧面中的两个彼此相对。
在本说明书中，术语“横向地”是指平行于半导体衬底的表面的方向，共节点延伸到所述表面。每个感测晶体管被配置成根据感测比提供表示通过对应沟道的沟道电流的感测电流。感测电流与对应的沟道电流之间的关系在此是指感测比。在一个方面，感测比可以是沟道电流与感测电流的数字比。在另一方面，感测晶体管可被配置成提供与对应沟道电流成线性比例的感测电流。在另一方面，感测晶体管可被配置成提供与具有偏移量的对应沟道电流成比例的感测电流。感测电流与对应的沟道电流之间的其他关系在示例性实施例的范围内。本文描述了感测电流与对应沟道电流之间的线性关系的示例。感测电流与对应的沟道电流之间的其他关系可应用于示例。术语感测比可应用于这些关系而不混淆感测电流与对应沟道电流之间的特定关系。感测晶体管被配置成提供感测电流，所述感测电流表示在微电子器件的操作期间所遇到的沟道电流的操作电流范围因数内的对应沟道电流。例如，对于最大操作电流为3安培的相对较小的沟道，操作电流范围因数可以大于30。对于具有10安培的最大操作电流的较大沟道，操作电流范围因数可以大于100。操作电流范围覆盖微电子器件操作期间的沟道电流的期望范围。范围因数是操作电流范围的上限值与操作电流范围的下限值的比率。在一个方面，感测电流可以与对应的沟道电流成比例。感测晶体管被定位成使得沟道电流与对应感测电流的比率对通过其他沟道的沟道电流的依赖性(即，串扰)小于目标水平。在本说明书中，串扰是感测电流对通过其他沟道的沟道电流的依赖性与感测电流对相应沟道电流的依赖性的比率。例如，目标水平串扰可以小于1％。
可在没有补偿电路的情况下实施微电子器件，所述补偿电路对共节点的半导体区域中接近其他沟道节点中的一或多个的衬底电位进行采样，并且提供用于调节通过感测晶体管的感测电流中的一或多个以减少串扰的补偿信号。在专利申请公开第US 2017/0030948 A1号中描述了示例性补偿电路。
可通过估计含共端子晶体管的共节点的半导体区域中的电位分布，和基于所估计的电位分布为感测晶体管选择位置来形成微电子器件。可以通过求解共节点和沟道的特定方向的泊松方程来估计电势分布。可以通过使用三维建模软件程序来进一步细化通过求解泊松方程得到的所估计的电位分布。
使用所估计的电位分布来选择感测节点的位置。提供具有用于微电子器件的区域的半导体衬底。在半导体衬底上生成离子注入掩模，所述离子注入掩模在所选择的位置处暴露针对感测节点的区域和针对对应的沟道节点的区域。每个沟道节点的区域在感测节点的至少三个侧面上与对应的感测节点横向相邻，其中侧面中的两个彼此相对。将掺杂剂注入到半导体衬底中以形成用于沟道节点和对应的感测节点的掺杂区域。在微电子器件中没有形成补偿电路。
图1是具有共端子晶体管的示例性微电子器件的截面图。微电子器件100具有半导体衬底102，所述衬底可以包括硅或其他半导体衬底。微电子器件100包括共端子晶体管104。这一示例包括竖直共端子NMOS晶体管104。共端子晶体管104的其他晶体管类型、极性和定向在这一示例的范围内。共端子晶体管104具有延伸到半导体衬底102的第一表面108的共漏极106。微电子器件100可以具有漏极端子110，所述漏极端子包括在第一表面108上的金属接触层，从而形成与共漏极106的电接触。
这一示例的共端子晶体管104包括第一沟道112和第二沟道114。第一沟道112和第二沟道114具有相同的晶体管类型，例如，金属氧化物半导体(MOS)或双极结型。第一沟道112和第二沟道114具有相同的极性，例如，n沟道、p沟道、NPN或PNP。第一沟道112和第二沟道114具有相同的定向，例如，横向定向或竖直定向。第一沟道112和第二沟道114共享共漏极106。
第一沟道112包括靠近半导体衬底102的第二表面120的第一沟道源极116和第一沟道栅极118。在这一示例中，对于共端子晶体管104的竖直定向，第二表面120不同于第一表面108且位于半导体衬底102的与第一表面108相对的表面处。第一沟道112可在半导体衬底102中具有表现为深沟槽122的竖直隔离物122，以在共漏极106与第一沟道源极116之间提供所需的漏极结构。第一沟道源极116和第一沟道栅极118可以分布在整个第一沟道112中，如图1所示。
共端子晶体管104包括第一感测晶体管124。第一感测晶体管124具有与第一沟道112相同的晶体管类型、极性和定向，在这一示例中，所述第一沟道是竖直NMOS晶体管。第一感测晶体管124与第一沟道112和第二沟道114共享共漏极106。第一感测晶体管124具有第一感测源极126和第一感测栅极128。第一感测晶体管124位于第一沟道112中，其中第一沟道112在第一感测晶体管124的至少三个侧面上与第一感测晶体管124横向相邻，其中侧面中的两个彼此相对。
第一感测晶体管124被配置成提供第一感测电流，所述第一感测电流表示在操作电流范围(例如，取决于第一沟道112的电流容量的大于30至大于100的操作电流范围因数)内的通过第一沟道112的第一沟道电流。在一个示例中，第一感测电流可以与第一沟道电流成比例。第一感测晶体管124被定位成使得第一沟道电流与第一感测电流的比率(称为第一感测比)具有小于目标水平的串扰，例如小于百1％的串扰。第一感测晶体管124的第一感测栅极128可电耦合至第一沟道112的第一沟道栅极118，以提供第一感测电流与第一沟道电流之间的期望关系。
第二沟道114具有与第一沟道112相同的配置。在这一示例中，第二沟道114可以小于第一沟道112，如图1所示。在其他版本的这一示例中，第二沟道114可以与第一沟道112的大小相同，或者可以大于第一沟道112的大小。第二沟道114具有第二沟道源极(图1中未示出)和第二沟道栅极(图1中未示出)，第二沟道栅极可以类似于第一沟道源极116和第一沟道栅极118分布在整个第二沟道114中。
共端子晶体管104包括第二感测晶体管130。第二感测晶体管130具有与第一沟道112相同的晶体管类型、极性和定向。第二感测晶体管130与第一沟道112和第二沟道114共享共漏极106。第二感测晶体管130具有类似于第一感测源极126和第一感测栅极128的第二感测源极(图1中未示出)和第二感测栅极(图1中也未示出)。第二感测晶体管130位于第二沟道114中，其中第二沟道114在第二感测晶体管130的至少三个侧面上与第二感测晶体管130横向相邻，其中侧面中的两个彼此相对。第二感测晶体管130的第二感测栅极可以电耦合到第二沟道114的第二沟道栅极，以提供第二感测电流和第二沟道电流之间的期望关系。
第二感测晶体管130被配置成提供第二感测电流，所述第二感测电流表示在操作电流范围(例如，取决于第二沟道114的电流容量的大于30到大于100的操作电流范围因数)内的通过第二沟道114的第二沟道电流。第二感测电流可以与第二沟道电流成比例。第二感测晶体管130被定位成使得第二沟道电流与第二感测电流的比率(称为第二感测比)具有小于目标水平的串扰，例如小于1％的串扰。
微电子器件100可以包括焊盘132，诸如接合焊盘或隆起焊盘，其提供到第一沟道源极116、第一沟道栅极118、第一感测源极126、第一感测栅极128、第二沟道源极、第二沟道栅极、第二感测源和第二感测栅的连接。第一沟道栅极118和第一感测栅极128可以任选地耦合到焊盘132的第一焊盘132a，并且第二沟道栅极和第二感测栅极可以任选地耦合到焊盘132的第二焊盘132b。
第一沟道源极116可以与第一沟道端子132c接触，所述第一沟道端子可以表现为在第一沟道112上延伸的金属层的一部分，如图1所示。第一感测源极126可以与第一感测端子132d接触，可以由提供第一沟道端子132c的金属层的另一部分来表示所述第一感测端子。类似地，第二沟道源极可以与第二沟道端子132e接触，所述第二沟道端子可以表现为在第二沟道114上延伸的金属层的另一部分，如图1所示。第二感测源极可以与第二感测端子132f接触，可以由提供第一沟道端子132c的金属层的又一部分来表现所述第二感测端子。可以通过引线接合、凸块接合、焊料夹或其他连接来提供到第一沟道端子132c、第一感测端子132d、第二沟道端子132e和第二感测端子132f的连接。
可以在没有补偿电路的情况下实施微电子器件100，所述补偿电路对在其他沟道中的一或多个下的共节点的半导体区域中的衬底电位采样，并且提供用于调节通过沟道的电流以减小串扰的补偿信号。与具有补偿电路的类似微电子器件相比，不具有补偿电路的微电子器件100可使微电子器件100具有更小的面积，从而使得相较于具有补偿电路的类似微电子器件，有利地降低了微电子器件100的制造成本。
图2是含共端子晶体管的示例性微电子器件的电路图。微电子器件200包括共端子晶体管204，其具有在图2中标记为“CHAN 1”的第一沟道212、标记为“SENSE 1”的第一感测晶体管224、标记为“CHAN 2”的第二沟道214，以及第二感测晶体管230“SENSE 2”，所有这些都被并联配置。第一沟道212、第一感测晶体管224、第二沟道214和第二感测晶体管230共享共节点206，所述共节点在这一示例中是共漏极206，并且具有在图2中由具有标记为“RSUB”的电阻元件的电阻器网络示意性指示的分布电阻。共漏极206连接到微电子器件200的漏极端子210。
第一沟道212的第一沟道源极216可以连接到微电子器件200的第一沟道端子232。第一感测源极226可以连接到微电子器件200的第一感测端子232d。第二沟道214的第二沟道源极234可以连接到微电子器件200的第二沟道端子232e。第二感测源极236可以连接到微电子器件200的第二感测端子232f。第一沟道212的第一沟道栅极218和第一感测晶体管224的第一感测栅极228可以连接到微电子器件200的第一栅极端子232a。第二沟道214的第二沟道栅极238和第二感测晶体管230的第二感测栅极240可以连接到微电子器件200的第二栅极端子232b。
在微电子器件200的操作期间，可以将第一负载连接到第一沟道端子232c，使得第一负载电流流过第一沟道212。可通过改变施加到第一栅极端子232a的第一偏置电位来调节第一负载电流。第一感测电路可连接到第一感测端子232d和第一沟道端子232c；第一感测电路可被配置成产生通过第一感测晶体管224的第一感测电流，所述第一感测电流表示第一负载电流。类似地，可以将第二负载连接到第二沟道端子232e，使得第二负载电流流过第二沟道214。可以通过改变施加到第二栅极端子232b的第二偏置电位来调节第二负载电流。第二感测电路可连接到第二感测端子232f和第二沟道端子232e；第二感测电路可被配置成产生通过第二感测晶体管230的第二感测电流，所述第二感测电流表示第二负载电流。第一感测电路不直接连接到第二沟道端子232e或第二感测端子232f，第二感测电路也不直接连接到第一沟道端子232c或第一感测端子232d。
图3是含共端子晶体管的示例性微电子器件的顶视图。微电子器件300包括共端子晶体管304，其具有在图3中标记为“CHAN 1”的第一沟道312和与第一沟道312相邻的标记为“CHAN 2”的第二沟道314。在这一示例中，第一沟道312可以大于第二沟道314，如图3所示。
共端子晶体管304包括位于第一沟道312中的第一感测晶体管324，其中第一沟道312在第一感测晶体管324的至少三个侧面上与第一感测晶体管324横向相邻，其中侧面中的两个彼此相对。第一感测晶体管324被定位成使得通过第一沟道312的第一沟道电流与通过第一感测晶体管324的第一感测电流的比率(称为第一感测比)具有小于目标值的串扰，例如小于1％的串扰。第一感测晶体管324的第一中心342与第一沟道312和第二沟道314之间的中心点346相距第一横向距离344。
共端子晶体管304包括位于第二沟道314中的第二感测晶体管330，其中第二沟道314在第二感测晶体管330的至少三个侧面上与第二感测晶体管330横向相邻，其中侧面中的两个彼此相对。第二感测晶体管330被定位成使得通过第二沟道314的第二沟道电流与通过第二感测晶体管330的第二感测电流的比率具有小于目标值的串扰。第二感测晶体管330的第二中心348与第一沟道312和第二沟道314之间的中心点346相距第二横向距离350。在这一示例中，由于第一沟道312大于第二沟道314，因此第一横向距离344小于第二横向距离350。
图4是说明共端子晶体管中的感测晶体管的串扰的图表。例如，共端子晶体管可以被配置成如参考图2所描述的，具有第一沟道、位于第一沟道中的第一感测晶体管、第二沟道以及位于第二沟道中的第二感测晶体管。
所述图表的水平轴量化通过所述第二沟道的第二沟道电流。第二沟道电流包括从I2-LOW到I2-HIGH的操作电流范围，如图4所示。第二沟道电流可以具有大于30的操作电流范围因数。
所述图表的竖直轴量化通过第一沟道的第一沟道电流与通过第一感测晶体管的第一感测电流的比率，称为第一感测比。对于零第二沟道电流的条件，第一感测比的值在图4的竖直轴上标记为“R0”。
期望的操作条件是，第一感测比在第二沟道电流的电流范围内是恒定的，也就是说，第一感测比在第二沟道电流的电流范围内保持值R0。这一期望的操作条件在图4中用水平虚线描绘，标记为“NO CROSS-TALK”。
当第一感测比从值R0增加1％，即增加到值1.01R0时，出现+1％串扰的情况。在图4中用水平虚线描绘了+1％串扰的情况，标记为“+1PERCENT CROSS-TALK”。类似地，当第一感测比从值R0减小1％，即减小到值0.99R0时，发生-1％串扰的情况。在图4中用水平虚线描绘了-1％串扰的情况，标记为“-1PERCENT CROSS-TALK”。
第一性能曲线描绘了作为第二沟道电流的函数的第一沟道电流的值等于下限范围值I1-LOW的第一感测比。第一性能曲线在图4中标记为“FIRST DRIVE CURRENT＝I1-LOW”。第二性能曲线描绘了作为第二沟道电流的函数的第一沟道电流的值等于上限范围值I1-HIGH的第一感测比。第二性能曲线在图4中标记为“FIRST DRIVE CURRENT＝I1-HIGH”。第一沟道电流的上限范围值I1-HIGH为第一沟道电流的操作电流范围的上限值，而I1-LOW为第一沟道电流的操作电流范围的下限值。形成共端子晶体管，其中第一感测晶体管定位成使得第一感测比具有小于目标水平的串扰，而这通过位于指示最大目标串扰情况和最小目标串扰情况的水平虚线之间的第一性能曲线和第二性能曲线，即，图4中标记为“MAXIMUM TARGET CROSS-TALK”和“MINIMUM TARGET CROSS-TALK”的线来表现。在图4中描绘了串扰具有最大目标值和最小目标值的这一情况。
可针对作为第一沟道电流的函数的通过第二沟道的第二沟道电流与第二感测电流的比率(称为第二感测比)产生与图4的图表类似的图表。形成共端子晶体管，其中第二感测晶体管被定位成使得第二感测比具有小于目标水平的串扰，而这通过位于最大目标水平串扰情况与最小目标水平串扰情况之间的第二感测比的性能曲线来表现。所述性能曲线跨越第二沟道电流的操作电流范围。
图5是具有共端子晶体管的另一示例性微电子器件的截面图。微电子器件500具有半导体衬底502和共端子晶体管504。这一示例包括横向共端子NPN双极结型晶体管504。共端子晶体管504的其他晶体管类型、极性和定向在这一示例的范围内。共端子晶体管504具有共节点506，所述共节点在这一示例中是共集电极506。共集电极506延伸到半导体衬底502的第一表面508。共集电极506可以接触位于半导体衬底502中的n型掩埋层554。这一示例的共端子晶体管504包括第一沟道512和第二沟道514。第一沟道512和第二沟道514具有相同的晶体管类型、相同的极性和相同的定向。第一沟道512和第二沟道514共享共集电极506。
第一沟道512包括延伸到第一表面508的第一沟道发射极516和第一沟道基极518。第一沟道发射极516和第一沟道基极518可以分布在整个第一沟道512中，如图5所示。共端子晶体管504包括第一感测晶体管524。第一感测晶体管524具有与第一沟道512相同的晶体管类型、极性和定向，在这一示例中，所述第一感测晶体管是横向NPN双极结型晶体管。第一感测晶体管524与第一沟道512和第二沟道514共享共集电极506。第一感测晶体管524具有第一感测发射极526和第一感测基极528。第一感测晶体管524位于第一沟道512中，其中第一沟道512在第一感测晶体管524的至少三个侧面上与第一感测晶体管524横向相邻，其中侧面中的两个彼此相对。第一感测晶体管524被配置成提供第一感测电流，所述第一感测电流表示操作电流范围内的通过第一沟道512的第一沟道电流。第一感测晶体管524被定位成使得第一沟道电流与第一感测电流的比率(称为第一感测比)具有小于目标水平的串扰。
第二沟道514具有与第一沟道512相同的配置。在这一示例中，第二沟道514可以小于第一沟道512，如图5所示。在其他版本的这一示例中，第二沟道514可以与第一沟道512的大小相同，或者可以大于第一沟道512。第二沟道514具有第二沟道发射极556和第二沟道基极558，所述第二沟道发射极和第二沟道基极可以分布在整个第二沟道514中，类似于第一沟道发射极516和第一沟道基极518。
共端子晶体管504包括第二感测晶体管530。第二感测晶体管530具有与第一沟道512相同的晶体管类型、极性和定向。第二感测晶体管530与第一沟道512和第二沟道514共享共集电极506。第二感测晶体管530具有类似于第一感测发射极526和第一感测基极528的第二感测发射极560和第二感测基极562。第二感测晶体管530位于第二沟道514中，其中第二沟道514在第二感测晶体管530的至少三个侧面上与第二感测晶体管530横向相邻，其中侧面中的两个彼此相对。第二感测晶体管530被配置成提供第二感测电流，所述第二感测电流表示操作电流范围内的通过第二沟道514的第二沟道电流。第二感测晶体管530被定位成使得第二沟道电流与第二感测电流的比率(称为第二感测比)具有小于目标水平的串扰。微电子器件500没有补偿电路，这可以算是参考图1所讨论的额外的优点。
图6是形成含共端子晶体管的微电子器件的示例性方法的流程图。方法600开始于步骤602：提供半导体衬底。例如，半导体衬底可以包括半导体晶片的一部分。所述衬底包括用于共端子晶体管的区域。共端子晶体管包括共节点，所述共节点可以包括例如共漏极、共源极、共集电极或共发射极。共端子晶体管可以包括本文关于图1、图3和图5描述的任何示例的特征。用于共端子晶体管的区域包括用于共端子晶体管的第一沟道的第一区域和用于共端子晶体管的第二沟道的区域。
步骤604是针对通过第一沟道的第一沟道电流和通过第二沟道的第二沟道电流的条件，估计第一区域和第二区域中的半导体区域中的电位分布。所述电位分布可以具有跨越所述共节点的共节点值。所述电位分布可以具有跨越第一沟道的第一分布式沟道节点的第一沟道值，并且可以具有跨越第二沟道的第二分布式沟道节点的第二沟道值。
步骤606是确定第一感测晶体管在第一区域中的第一感测位置。第一感测晶体管被配置成提供第一沟道电流的第一操作电流范围内的第一感测比。选择第一感测位置，使得第一感测比具有小于第二沟道电流的第二操作电流范围内的目标水平的串扰。选择第一感测位置，使得第一沟道在第一感测晶体管的至少三个侧面上与第一感测晶体管横向相邻，其中侧面中的两个彼此相对。
步骤608是确定第二感测晶体管在第二区域中的第二感测位置。第二感测晶体管被配置成提供第二沟道电流的第二操作电流范围内的第二感测比。选择第二感测位置，使得第二感测比具有小于第一沟道电流的第一操作电流范围内的目标水平的串扰。选择第二感测位置，使得第二沟道在第二感测晶体管的至少三个侧面上与第二感测晶体管横向相邻，其中侧面中的两个彼此相对。
步骤610是制造微电子器件，所述微电子器件包括具有第一沟道和第二沟道的共端子晶体管，并且如步骤606所确定的那样定位第一感测晶体管，和如步骤608所确定的那样定位第二感测晶体管。微电子器件的制造可以包括形成掩模以限定将掺杂剂放置到半导体衬底中。掩模限定用于第一沟道、第一感测晶体管、第二沟道和第二感测晶体管的区域。在共端子晶体管为具有共漏极的MOS晶体管的这一示例的版本中，所述掩模可限定用于放置掺杂剂以形成第一沟道、第一感测晶体管、第二沟道和第二感测晶体管的源极的区域。在共端子晶体管是具有共集电极的双极结型晶体管的这一示例的版本中，掩模可以限定用于放置掺杂剂以形成第一沟道、第一感测晶体管、第二沟道和第二感测晶体管的发射极的区域。掩模可以是离子注入掩模或扩散掩模。掩模可以包括光致抗蚀剂，并且可以通过光刻工艺形成。掩模可以包括聚合物并且可以通过加成法诸如喷墨法形成。掩模可以包括适合于扩散掩模的无机材料，诸如二氧化硅或氮化硅。具有其他材料且通过其他方法形成的掩模在这一示例的范围内。
图7是具有共端子晶体管的示例性微电子器件的视图，描绘了流入和流出微电子器件的电流。微电子器件700具有半导体衬底702和共端子晶体管704。这一示例将描述竖直共端子晶体管704。其他晶体管定向在这一示例的范围内。共端子晶体管704具有延伸到半导体衬底702的第一表面708的共节点706。对于一些示例，共节点706可包括共端子晶体管704的MOS版本的共漏极或共源极。对于其他示例，共节点706可包括用于共端子晶体管704的双极结型版本的共集电极或共发射极。
共端子晶体管704包括第一沟道712、第一感测晶体管724、第二沟道714和第二感测晶体管730。第一感测晶体管724位于第一沟道712中，使得第一沟道712在第一感测晶体管724的至少三个侧面上与第一感测晶体管724横向相邻，其中侧面中的两个彼此相对。类似地，第二感测晶体管730位于第二沟道714中，使得第二沟道714在第二感测晶体管730的至少三个侧面上与第二感测晶体管730横向相邻，其中侧面中的两个彼此相对。在这一示例中，第一沟道712包括位于半导体衬底702的第二表面720附近的第一沟道节点。第二表面720与第一表面708不同并且位于半导体衬底702的与第一表面708相对的表面处。类似地，第一感测晶体管724包括位于第二表面720附近的第一感测节点。第二沟道714和第二感测晶体管730分别包括位于第二表面720附近的第二沟道节点和第二感测节点。在共节点706是共漏极的这一示例的版本中，第一沟道节点是第一沟道712的源极，以此类推第一感测晶体管724、第二沟道714和第二感测晶体管730。在共节点706是共源极的版本中，第一沟道节点是第一沟道712的漏极，以此类推。在共节点706是共集电极的版本中，第一沟道节点是第一沟道712的发射极，以此类推。在共节点706是共发射极的版本中，第一沟道节点是第一沟道712的集电极，以此类推。
在这一示例中，共端子晶体管704具有竖直定向，流入第一沟道712的电流可以表示为流入第二表面720的均匀的第一沟道电流密度(在图7中记为“JC1”)，其分布在第一沟道712的第一沟道节点上。类似地，流入第二沟道714的电流可以表示为流入第二表面720的均匀的第二沟道电流密度(在图7中记为“JC2”)，其分布在第二沟道714的第二沟道节点上。流入第一感测晶体管724的电流可以表示为流入第二表面720的第一感测电流密度(在图7中记为“JS1”)，其分布在第一感测晶体管724的第一感测节点上。第一感测电流密度在幅值上可以类似于第一沟道电流密度。类似地，流入第二感测晶体管730的电流可以表示为流入第二表面720的第二感测电流密度(在图7中记为“JS2”)，其分布在第二感测晶体管730的第二感测节点上。第二感测电流密度可以在幅值上类似于第二沟道电流密度。
流出共端子晶体管704的电流可以表示为共电流密度(在图7中记为“JCOMON”)，其通过分布在第一表面708上的共节点706。共电流密度可以均匀地或可以不均匀地分布在第一表面708上，这取决于第一沟道电流密度和第二沟道电流密度。
半导体衬底702中电位的电位分布可以通过求解半导体衬底702中的泊松方程来估计，其中边界条件包括在第二表面720上分别进入第一沟道712和第二沟道714的第一沟道电流密度和第二沟道电流密度，以及通过共节点706然后通过第一表面708流出共端子晶体管704的共电流密度。进一步的边界条件可以包括没有电流流过半导体衬底702的侧表面764。可以以方程1的形式表示泊松方程：
d2V(x,y,z)/dx2+d2V(x,y,z)/dy2+d2V(x,y,z)/dz2＝0 (1)
其中V(x,y,z)是在坐标x、y和z处的电位。坐标轴766在图7中示出用于参考。
侧面764处的边界条件可以以等式2和3的形式表示：
dV(x,y,z)/dx|x＝0,a＝0 (2)
dV(x,y,z)/dy|y＝0,b＝0 (3)
其中a和b分别是半导体衬底702在x和y方向上的横向尺寸。
第一表面708处的共电流密度的边界条件可以以等式4的形式表示：
dV(x,y,z)/dz|z＝0＝ρJCOMMON (4)
其中ρ是半导体衬底702在点(x,y,z)处的电阻率。
第二表面720处的第一沟道电流密度和第二沟道电流密度的边界条件可以以等式5的形式表示：
dV(x,y,z)/dz|z＝c＝ρJC1,2 (5)
其中ρ是半导体衬底702在点(x,y,z)处的电阻率，并且c是半导体衬底702在z方向上的厚度。
泊松方程的一般解可以方程6的形式表示：
Figure BDA0002473152510000131
其中B00、Bm、Bn和Bmn是为所研究的情况提供解决方案的待确定系数。求解泊松方程可以相对快速地估计电位分布，有利地减少开发设计半导体器件700的时间。
还可以使用诸如有限元分析软件程序的三维建模软件程序来估计半导体衬底702中的电位分布。这类程序可商购于若干销售商，诸如新思科技(Synopsys)和思发科技(Silvaco)。泊松方程的求解为建模软件程序提供了方便的起始点。建模软件程序的使用可以提供对电位分布的更详细的估计。
图8是确定含共端子晶体管的微电子器件的第一感测位置和第二感测位置的示例性方法的流程图。共端子晶体管可以具有根据参考图1至图4描述的任何示例的特性。图8的方法800可以实施用于形成含共端子晶体管的微电子器件的方法600的步骤604、606和608，如参考图6所描述的。
方法800开始于步骤802：估计泊松方程的解，以针对通过第一沟道的第一沟道电流和通过第二沟道的第二沟道电流提供所估计的半导体区域中的电位分布。估计泊松方程的解可以如本文所述进行，或通过另一种方法进行。
步骤804是选择第一感测位置和第二感测位置。在第一次通过步骤844时，可以使用泊松方程的解的结果来估计第一感测位置和第二感测位置。在随后通过步骤804时，可使用来自估计半导体区域中的电位分布的其他方法的结果来估计第一感测位置和第二感测位置，如参见步骤808所描述。选择第一感测位置，使得在第一感测位置处的第一感测晶体管相对于第二沟道电流具有最小串扰。选择第二感测位置，使得第二感测位置处的第二感测晶体管相对于第一沟道电流具有最小串扰。可以通过几种方法中的任一种来选择第一感测位置和第二感测位置。在一个示例中，可以通过局部优化搜索方法来选择第一感测位置和第二感测位置，所述局部优化搜索方法使用先前提出位置的结果来提供新的提出位置。在另一示例中，第一感测位置和第二感测位置可通过对栅格阵列中的所有位置的品质系数(诸如串扰)进行比较来选择。用于选择第一感测位置和第二感测位置的其他方法在这一示例的范围内。在第一次通过步骤844时，可以使用泊松方程的解的结果来估计第一感测位置和第二感测位置。在随后通过步骤804时，可使用来自估计半导体区域中的电位分布的其他方法的结果来估计第一感测位置和第二感测位置，如参见步骤808所描述。
步骤806是判定操作：确定第一感测位置和第二感测位置是否均提供小于目标水平的串扰。如果步骤806的结果为真，即，第一感测位置和第二感测位置均提供小于目标水平的串扰，则可以终止方法800，如图8的流程图所示。如果步骤806的结果是假，即，第一感测位置或者第二感测位置，或者两者均不提供小于目标水平的串扰，则方法800继续到步骤808。
步骤808是使用三维建模软件程序针对第一沟道电流和第二沟道电流估计半导体区域中的电位分布。三维建模软件程序可以使用来自步骤802的泊松方程的解作为起始点。在使用三维建模软件程序估计电位分布之后，返回到步骤804继续方法800。
可以重复步骤804、806和808以提供对半导体区域中的电位分布的更准确估计。例如，可以在后续迭代中在三维建模软件程序中使用更精细的网格。
在包括所附权利要求的本申请的范围内，在所描述的示例性实施例中的修改是可能的，并且其他实施例是可能的。

Claims (20)

1.一种微电子器件，包含：
半导体衬底；和
共端子晶体管，包括：
共节点，延伸到所述半导体衬底的第一表面；
第一沟道，具有在所述半导体衬底中的第一沟道节点；
第一感测晶体管，具有在所述半导体衬底中的与所述第一沟道节点相邻的第一感测节点；
第二沟道，具有在所述半导体衬底中的第二沟道节点；以及
第二感测晶体管，具有在所述半导体衬底中的与所述第二沟道节点相邻的第二感测节点；
其中所述第一感测晶体管位于第一感测位置，以便被配置成根据第一感测比提供第一感测电流，所述第一感测电流表示通过所述第一沟道的第一沟道电流，其中所述第一感测比相对于通过所述第二沟道的第二沟道电流具有小于目标值的串扰，并且其中所述第二感测晶体管位于第二感测位置，以便被配置成根据第二感测比提供表示所述第二沟道电流的第二感测电流，其中所述第二感测比相对于所述第一沟道电流具有小于所述目标值的串扰。
2.根据权利要求1所述的微电子器件，其中所述第一沟道大于所述第二沟道。
3.根据权利要求2所述的微电子器件，其中所述第一感测晶体管的第一中心与所述第一沟道和所述第二沟道之间的中心点之间的第一横向距离小于所述第二感测晶体管的第二中心与所述中心点之间的第二横向距离。
4.根据权利要求1所述的微电子器件，其中：所述第一沟道包括第一竖直晶体管；所述第一感测晶体管包括第二竖直晶体管；所述第二沟道包括第三竖直晶体管；以及所述第二感测晶体管包括第四竖直晶体管。
5.根据权利要求1所述的微电子器件，其中：所述第一沟道包括第一MOS晶体管；所述第一感测晶体管包括第二MOS晶体管；所述第二沟道包括第三MOS晶体管；所述第二感测晶体管包括第四MOS晶体管。
6.根据权利要求5所述的微电子器件，其中所述第一感测晶体管的第一感测栅极电耦合至所述第一沟道的第一沟道栅极，并且所述第二感测晶体管的第二感测栅极电耦合至所述第二沟道的第二沟道栅极。
7.根据权利要求5所述的微电子器件，其中：所述共节点包括共漏极；所述第一沟道节点包括所述第一沟道的第一源极节点；所述第一感测节点包括所述第一感测晶体管的第二源极节点；所述第二沟道节点包括所述第二沟道的第三源极节点；以及所述第二感测节点包括所述第二感测晶体管的第四源极节点。
8.根据权利要求1所述的微电子器件，其中：所述第一沟道包括第一双极结型晶体管；所述第一感测晶体管包括第二双极结型晶体管；所述第二沟道包括第三双极结型晶体管；以及所述第二感测晶体管包括第四双极结型晶体管。
9.根据权利要求1所述的微电子器件，其中所述串扰的目标值是1％。
10.根据权利要求1所述的微电子器件，其中：
所述第一沟道在所述第一感测晶体管的至少三个侧面上与所述第一感测晶体管横向相邻，其中所述侧面中的两个彼此相对；和
所述第二沟道在所述第二感测晶体管的至少三个侧面上与所述第二感测晶体管横向相邻，其中所述侧面中的两个彼此相对。
11.根据权利要求1所述的微电子器件，其中所述微电子器件没有补偿电路，所述补偿电路被配置成提供用于调节通过所述第一感测晶体管的第一感测电流的补偿信号。
12.一种形成微电子器件的方法，所述方法包含：
提供具有第一表面的半导体衬底，所述半导体衬底包括用于共端子晶体管的区域，所述区域包括用于所述共端子晶体管的第一沟道的第一区域，并且包括用于所述共端子晶体管的第二沟道的第二区域；
估计所述半导体衬底中所述共端子晶体管的所述区域中的电位分布；
为第一感测晶体管确定所述第一区域中的第一感测位置，其中所述第一感测晶体管被配置成根据第一感测比提供第一感测电流，所述第一感测电流表示通过所述第一沟道的第一沟道电流，其中所述第一感测比相对于通过所述第二沟道的第二沟道电流具有小于目标值的串扰；
为第二感测晶体管确定所述第二区域中的第二感测位置，其中所述第二感测晶体管被配置成根据第二感测比提供表示所述第二沟道电流的第二感测电流，所述第二感测比相对于所述第一沟道电流具有小于所述目标值的串扰；
在所述半导体衬底中形成第一沟道；
在所述半导体衬底中于所述第一感测位置形成所述第一感测晶体管；
在所述半导体衬底中形成所述第二沟道；以及
在所述半导体衬底中于所述第二感测位置形成所述第二感测晶体管。
13.根据权利要求12所述的方法，其中针对在大于30的第一操作电流范围因数内的所述第一沟道电流值和在大于30的第二操作电流范围因数内的所述第二沟道电流值估计所述电位分布。
14.根据权利要求12所述的方法，其中估计所述半导体衬底中的所述电位分布包括针对通过所述第一沟道的所述第一沟道电流和通过所述第二沟道的所述第二沟道电流估计所述半导体衬底中的泊松方程的解。
15.根据权利要求12所述的方法，其中针对通过所述第一沟道的所述第一沟道电流和通过所述第二沟道的所述第二沟道电流估计所述半导体衬底中的所述电位分布包括使用三维建模软件程序。
16.根据权利要求12所述的方法，其中重复估计所述半导体衬底中的所述电位分布。
17.根据权利要求12所述的方法，其中：所述第一沟道包括第一竖直晶体管；所述第一感测晶体管包括第二竖直晶体管；所述第二沟道包括第三竖直晶体管；所述第二感测晶体管包括第四竖直晶体管。
18.根据权利要求12所述的方法，其中：所述第一沟道包括第一MOS晶体管；所述第一感测晶体管包括第二MOS晶体管；所述第二沟道包括第三MOS晶体管；以及所述第二感测晶体管包括第四MOS晶体管。
19.根据权利要求18所述的方法，其中：所述共节点包括共漏极；第一沟道节点包括所述第一沟道的第一源极节点；第一感测节点包括所述第一感测晶体管的第二源极节点；第二沟道节点包括所述第二沟道的第三源极节点；以及第二感测节点包括所述第二感测晶体管的第四源极节点。
20.根据权利要求12所述的方法，其中所述串扰的目标值是1％。
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