CN103095263A - 包括共源极感测fet的电路布置 - Google Patents

Abstract

本发明涉及包括共源极感测FET的电路布置。公开了一种电流感测电路布置。该电路布置包括负载晶体管，其用于控制去往耦接到负载晶体管的漏极电极的负载的负载电流。感测晶体管耦接到负载晶体管。感测晶体管具有提供表示负载电流的测量电流的漏极电极。负载晶体管和感测晶体管是具有共源极电极的场效应晶体管。测量电路被配置为从感测晶体管接收测量电流并且根据其生成输出信号，该输出信号表示负载电流。

Description

包括共源极感测FET的电路布置

技术领域

本发明涉及使用所谓的感测晶体管的晶体管负载电流的电流感测的领域。

背景技术

使用所谓的电流感测晶体管（或“感测FET”）的电流感测电路已被普遍使用多年。这些电流感测技术在测量由多个晶体管单元组成的功率场效应晶体管（功率FET）的负载电流时是特别有用的，如例如美国专利申请公布号2001/0020732 A1中说明的那样。这些功率场效应晶体管具有针对组成功率晶体管部件的所有晶体管单元的共漏极区域。共漏极区域由布置在晶片背面上的一个漏极电极连接，而源极区域和相应源极电极在晶片正面上接触并且并联连接。一个晶体管单元（被称为“感测单元”）的源极电极可以分离地连接以抽取（tap）表示流过负载晶体管的多个晶体管单元的负载电流的电流信号。当然，少数晶体管单元可以并联连接以形成感测晶体管。

在包括负载晶体管/感测晶体管对的电路布置中，感测电流的源极电流与负载晶体管的源极电流成正比，由此比例因子得自负载晶体管的电流传导面积与感测晶体管的电流传导面积的比，其（至少大致上）等同于负载晶体管中的晶体管单元的数目与分别地感测晶体管的比。

仅当两个晶体管（负载晶体管和感测晶体管）在相同的操作点中操作时，即当两个晶体管被提供相同的栅极-源极电压并且暴露于相同的漏极-源极电压时，满足上述比例条件。已知为确保两个晶体管在相同的操作点中操作而可以应用的许多电路。仅作为示例，对于共漏极MOS技术，可以使用运算放大器将感测晶体管的源极电压设定为与负载晶体管的源极电压匹配。由于共漏极电极，实现了相等的漏极-源极电压。此外，感测晶体管和负载晶体管的栅极电极被连接以便向两个晶体管提供相同的栅极-源极电压。

尽管感测晶体管和负载晶体管由于适当的电路而在相同的操作点中操作，但是这两个晶体管之间的另外不合需要的副作用和交互可能使相应源极电流之间的严格比例劣化。例如，将确保遍及（两个晶体管的）晶体管单元的均匀漏极电流密度。不均匀的漏极电流流动可能导致内部横向电流，因此使感测晶体管和负载晶体管的源极电流之间的严格比例关系扭曲。

由于晶体管的结构（在晶片背面上的共漏极，针对感测晶体管单元的分离的源极接触），n型晶体管（例如，n沟道MOSFET）必须被用作高侧开关而p型晶体管（例如，p沟道MOSFET）必须被用于低侧开关。在这两种情况下，源极电极暴露于全电压摆动，因此需要适当的保护电路以便保护典型地未被设计为承受高电压差的栅极氧化物。

发明内容

鉴于上文，一般需要改进的电流感测电路布置，其（至少部分地）解决或缓解在使用已知的感测晶体管电路时出现的问题。

公开了一种电流感测电路布置。根据本发明的一个示例，该电路布置包括负载晶体管，其用于控制去往耦接到负载晶体管的漏极电极的负载的负载电流。感测晶体管耦接到负载晶体管。感测晶体管具有提供表示负载电流的测量电流的漏极电极。负载晶体管和感测晶体管是具有共源极电极的场效应晶体管。测量电路被配置为从感测晶体管接收测量电流并且根据其生成输出信号，该输出信号表示负载电流。

根据本发明的另一示例，一种电路布置包括第一负载晶体管，其用于控制去往耦接到第一负载晶体管的漏极电极的第一负载的负载电流。第二负载晶体管控制去往耦接到第二负载晶体管的漏极电极的第二负载的负载电流。感测晶体管被配置为根据开关信号耦接到第一或第二负载晶体管。感测晶体管具有提供表示与其耦接的负载晶体管的负载电流的测量电流的漏极电极，并且第一和第二负载晶体管以及感测晶体管是具有共源极电极的场效应晶体管。测量电路被配置为从感测晶体管接收测量电流并且根据其生成输出信号，该输出信号表示耦接到感测晶体管的负载晶体管的负载晶体管的负载电流。

附图说明

参照下面的附图和描述可以更好地理解本发明。图中的部件不必依比例绘制，而是重点在于说明本发明的原理。此外，在图中相同的附图标记指示对应的部分。在附图中：

图1是穿过本发明的各种示例中使用的竖直共源极功率MOSFET部件的横截面视图；

图2说明了图1的晶体管的示意图；

图3说明了作为本发明的第一示例的电流感测电路布置，其包括根据图1的示例的感测晶体管/负载晶体管对；

图4说明了作为本发明的第二示例的电路布置，其与图3的示例相似；

图5说明了作为本发明的第三示例的电路布置，其与图3的示例相似，对比图3的示例在低侧晶体管处执行电流感测；

图6说明了作为本发明的另一示例的电路布置，其包括共享一个可切换感测晶体管的两个高侧负载晶体管；以及

图7说明了作为本发明的另一示例的电路布置，其包括共享一个可切换感测晶体管的两个低侧负载晶体管。

具体实施方式

下文详细讨论了目前优选的实施例的实施和使用。然而，应认识到，本发明提供了许多可应用的发明概念，其可以在广泛的多种具体背景下实施。所讨论的具体实施例仅说明了用于实施和使用本发明的具体方式而并非限制本发明的范围。

图1是（至少部分地）说明具有共源极电极但是具有分离的漏极电极的两个分离的场效应晶体管（FET）部件的横截面视图。多个晶体管单元集成在半导体本体100中。从这些晶体管单元中，至少一个晶体管单元101形成感测晶体管并且大多数晶体管单元102形成负载晶体管。对比典型的竖直功率晶体管部件，布置在半导体本体100的顶表面103（即，半导体本体100的正面）上的金属化层形成由若干个晶体管部件共享的共源极电极41。

在本示例中，共源极电极41由形成感测晶体管的（一个或多个）晶体管单元101和形成负载晶体管的晶体管单元102共享。晶体管单元由所谓的槽17限定，该槽17从半导体本体100的顶表面103开始延伸到半导体本体100中。栅极电极15（典型地由多晶硅制成）布置在槽17内并且借助于隔离层16与周围的半导体本体100隔离，该隔离层16典型地是氧化物层。

半导体本体100包括源极区域11₁、11₂，本体区域12₁、12₂、漂移区域13₁、13₂和漏极区域14₁、14₂。其中角标1指示对应的区域属于负载晶体管102，而角标2指示相应区域属于感测晶体管101。根据所使用的生产技术，可以使用掺杂材料的外延生长、离子注入或扩散来产生源极区域、本体区域、漂移区域和漏极区域。源极区域11₁、11₂沿半导体本体100的顶表面103延伸（并且基本上与其平行）并且由共源极电极41直接接触。漏极区域14₁、14₂沿半导体本体100的底表面104延伸并且由布置在半导体本体100的底表面104上的漏极电极42₁、42₂直接接触。在源极区域11₁、11₂和漏极区域14₁、14₂之间，本体区域12₁、12₂以及漂移区域13₁、13₂与半导体100的顶表面和底表面103、104平行地延伸。

本体区域12₁、12₂被布置为与槽17相邻。即，槽从半导体本体100的顶表面103延伸到半导体本体中如此深以致槽底部达到对应的漂移区13₁（或者分别地13₂）。在有源晶体管中，负载电流分别经由对应的本体区域12₁、21₂和漂移区域13₁、13₂分别从源极区域11₁、11₂流到漏极区域14₁、14₂，由此在由于荷电栅极电极15引起的电场的影响下，电荷载流子的沟道形成了槽17的侧壁的长边。

覆盖槽17的隔离层33使布置在槽17中的栅极电极15与布置在半导体本体103的顶表面上的共源极电极41隔离。

一些深槽17’从半导体本体100的顶表面103向下延伸到底表面104，以便允许直通连接21。为此目的，深槽17’通常填充有多晶硅，其形成电直通连接21。与栅极电极15相似，形成直通连接21的多晶硅借助于绝缘层22与周围的半导体本体100隔离，该绝缘层22通常是氧化硅层。属于具体晶体管部件（例如，负载晶体管102）的栅极电极典型地与对应的直通连接21电互连以便促成半导体本体100的底表面104处的栅极的电连接。出于该原因，直通连接21被形成栅极接触电极43₁和43₂的底表面103处的相应金属化层覆盖。

如果晶体管部件101、102的栅极电极43₁和43₂应并联连接，则仅需一个深槽17’，其允许接触布置在槽17中的共栅极电极。布置在槽中的栅极电极15和布置在深槽中的直通连接21之间的电连接可以通过横槽（未示出）实现，该横槽在与图1中所示的横截面平行的平面中延伸，因此连接对应的槽17和深槽17’。

如可以从图1中所见，深槽17’使两个不同的晶体管部件（在本示例中即感测晶体管101和负载晶体管102）分离。对比已知的竖直晶体管，其中大多数晶体管单元共享共漏极电极（例如参见美国专利公布号2001/0020732 A1），图1中所示的晶体管单元共享共源极电极，具有分离的漏极电极以及（可选地）分离的栅极电极。由于深槽17’提供两个不同的晶体管部件101、102的本体和漂移区的完全分离，因此在漂移区中实现了更均匀的电流分布。此外，通过禁止漂移区13₁、13₂中的传输电流，抑制了寄生半导体部件。这些优点使得共源极、分离的漏极晶体管对于电流感测而言更适当得多。

图2在电路图中示意性地说明了图1的晶体管部件101、102，由此在图2中晶体管部件101被标为P-MOS感测晶体管T2并且负载晶体管部件102被标为P-MOS负载晶体管T1。两个晶体管的源极端子必定并联连接，因为形成晶体管的晶体管单元共享共源极电极（参见图1中的共源极电极41）。

图3说明了如图2中所示的共源极、分离的漏极晶体管对（感测晶体管、负载晶体管）的一个应用。在图3的示例中，共源极晶体管T₁、T₂是高侧配置中的p沟道MOSFET。即，感测晶体管T₂和负载晶体管T₁的共源极端子S（并且因此共源极电极，参见图1中的附图标记41）连接到高侧供电电位V_B。在图5中说明了使用低侧配置中的n沟道MOSFET的相似电路。

在图3的示例中，负载阻抗Z_L连接在负载晶体管T₁的漏极端子D₁和低侧供电电位（还被称为参考电位，其可以是地）之间。负载晶体管控制经由输出端子OUT供应给（例如，外部）负载阻抗Z_L的负载电流i_L。根据分别供应给负载晶体管T₁和感测晶体管T₂的栅极端子G₁和G₂（并且因此供应给栅极接触电极，参见图1中的附图标记43₁、43₂）的栅极信号S_G，执行负载电流控制。

当两个晶体管T₁和T₂在相同的操作点（还被称为偏置点或静态点）中操作时，流过感测晶体管的源极-漏极路径的测量电流i_M（大致）与流过负载晶体管的源极-漏极路径的负载电流i_L成正比。为此目的，采用控制电路，其被配置为将感测晶体管T₂的漏极电压调节为等于负载晶体管T₁的漏极电压。在图3中说明了适当的控制电路的一个示例。据此控制电路包括运算放大器OA₁和另一晶体管T₃以调节感测晶体管T₂的漏极电位以便与负载晶体管T₁的漏极电位匹配。随后通过相应晶体管的面积之间的比或者大致地相应晶体管的有源晶体管单元的数目的比来确定测量电流i_M和负载电流i_L之间的比i_M/i_L。

另一晶体管T₃的负载路径（源极-漏极电流路径）串联连接到感测晶体管T₃的负载路径。另一晶体管T₃的栅极从而耦接到运算放大器OA₁的输出并且由其驱动，该运算放大器OA₁的输入分别连接到负载晶体管T₁和感测晶体管T₂的漏极端子D₁和D₂。

此外，提供了测量电路，其被配置为生成表示负载电流的输出信号。在非常简单的配置中，测量电路包括电阻器R_M，其与感测晶体管T₂串联连接（并且如果存在另一晶体管T₃则与之串联连接）以便生成可以用作输出信号的跨越电阻器R_M的压降V_M=i_M?R_M。

使用p沟道MOSFET作为高侧晶体管减小了用于生成适当的栅极信号V_G的栅极驱动器（未示出）的所需复杂度。由于源极电位是恒定的（在本示例中是供电电位V_B），因此需要较小的努力来保护栅极绝缘（参见栅极氧化物层16）免受过压击穿。此外，由于晶体管T₁和T₂完全分离并且因此通过深槽17’（参见图1）解耦，因此漏极电流i_M和i_L之间的比例明显改进并且因此电流感测的质量明显改进。此外，由于感测晶体管和负载晶体管的栅极-源极电压总是保持相同，因此栅极-源极路径的分离保护不是必要的。相反地，这在使用n沟道高侧晶体管时总是问题。

图4说明了与图3的示例非常相似的示例。图3的电路与图4的电路对应。然而，在图4的电路中，控制电路包括附加晶体管T₀₁，其并联耦接到负载晶体管以便允许负载晶体管T₁的漏极电位的较小电流连接。当负载晶体管T₁和感测晶体管T₂被有源地驱动到导通状态时，附加晶体管T₀₁也是导通的，并且将负载晶体管T₁的漏极电位提供给运算放大器OA1。在减小负载晶体管T₁处的漏极电压的情况下（例如当驱动晶体管进入截止状态时）附加晶体管T₀₁保护运算放大器的输入，因为晶体管T₀₁的漏极-源极路径接管了压降。尽管附加晶体管T₀₁用于抽取负载晶体管的漏极电位，但是图3和图4的示例的功能是相同的。

图5说明了另一示例，其可以被视为图3的示例的“反转”版本。据此，n沟道MOSFET用作感测晶体管T₂和负载晶体管T₁。感测晶体管T₂和负载晶体管T₁被连接为低侧晶体管，即它们的共源极端子S（并且因此它们的共源极电极，参见图1的附图标记41）连接到低侧供电电位，在本示例中该低侧供电电位是地电位。与图3的示例相似，负载阻抗Z_L连接在负载晶体管T₁的漏极端子D₁和高侧供电电位V_B之间。由负载晶体管T₁供应给负载阻抗Z_L的负载电流再次被标为i_L。如图3的示例中的那样，两个晶体管的栅极接收由适当的栅极驱动器电路（未示出）提供的相同的栅极驱动器信号S_G。因此，如果感测晶体管T₂的漏极电极（参见图1中的附图标记43₂）的电位等于负载晶体管T₁的漏极电极（参见图1中的附图标记43₁）的电位，则感测晶体管的漏极电流i_M（大致地）与负载电流i_L成比例。

在当前示例中，用于调节感测晶体管T₂的漏极电位的控制电路可以包括运算放大器OA₁和另一晶体管T₃，它们与图3的示例中类似地连接到晶体管T₁和T₂。然而，对比图3的示例，由感测晶体管T₂提供的测量电流i_M仅可得到（accessible）用于电路布置的高侧处的测量。为了获得关于低侧供电电位（即，地电位）的输出信号，可以将电流镜20连接到测量电流i_M的电流路径以便提供第二测量电流i_M1，其等于测量电流i_M或者与其成比例并且因此与负载电流i_L成比例。与图3的电路相似，“镜像”电流i_M1可以被馈送到电阻器R_M中以便提供表示负载电流i_L的输出电压信号V_M=R_M?i_M1。

图6的示例说明了图3的示例的增强方案。据此，以与图3中相同的方式使用感测晶体管T₂。然而，感测晶体管T₂可以借助于（例如，半导体）开关SW₁和SW₂可切换地连接到第一负载晶体管T_1a或第二负载晶体管T_1b。一旦连接到具体负载晶体管（负载晶体管T_1a或T_1b），则关于所连接的负载晶体管，电路布置的操作与图3的示例相同。因此，一个感测晶体管T₂可以用于许多不同的负载晶体管T_1a、T_1b处的电流测量。为此目的，栅极端子G₂根据控制开关SW₁的开关状态的开关信号可切换地（参见开关SW₁）连接到第一负载晶体管T_1a或第二负载晶体管T_1b的栅极。此外，运算放大器OA₁的一个输入根据控制开关SW₂的开关状态的开关信号可切换地（参见开关SW₂）连接到第一负载晶体管T_1a或第二负载晶体管T_1b的漏极。对于开关SW₁和SW₂两者，开关信号可以相同。

图7的电路以与图5的电路与图3的电路对应相同的方式与图6的电路对应。图7的示例包括连接在低侧配置中的n沟道共源极晶体管，其中一个感测晶体管以与图6的示例类似的方式由至少两个负载晶体管共享。

当使用传统的共漏极功率MOSFET作为负载和感测晶体管时，感测晶体管T₂由至少两个负载晶体管“共享”将是不可能的。因为在公共电路中感测晶体管的源极电位必须跟随负载晶体管的源极电位。这是必要的，因为源极电极不能承受高电压。然而，当使用如根据上述实施例的共源极技术时，该问题不存在。

尽管已公开了本发明的各种示例性实施例，但是对于本领域技术人员将明显的是，在不偏离本发明的精神和范围的情况下可以进行各种改变和修改，其将实现本发明的一些优点。对于本领域合理技术人员将显见的是，可以适当地代用其他执行相同功能的部件。应提及，参照具体图所解释的特征可以与其他图（甚至在并未明确提及的那些图中）的特征组合。此外，本发明的方法可以在使用适当的处理器指令的所有软件实现方案中实现或者在利用硬件逻辑和软件逻辑的组合以实现相同结果的混合实现方案中实现。这些针对发明概念的修改旨在由所附权利要求覆盖。

Claims (21)

1.一种电路布置，包括

负载晶体管，配置为控制去往耦接到所述负载晶体管的漏极电极的负载的负载电流；

感测晶体管，耦接到所述负载晶体管，所述感测晶体管具有提供表示所述负载电流的测量电流的漏极电极，所述负载晶体管和所述感测晶体管包括具有共源极电极的场效应晶体管；以及

测量电路，配置为从所述感测晶体管接收所述测量电流并且根据其生成输出信号，所述输出信号表示所述负载电流。

2.根据权利要求1所述的电路布置，其中所述负载晶体管和所述感测晶体管包括p沟道MOS晶体管，它们的共源极电极耦接到高侧供电电位。

3.根据权利要求1所述的电路布置，其中所述负载晶体管和所述感测晶体管包括n沟道MOS晶体管，它们的共源极电极耦接到低侧供电电位。

4.根据权利要求1所述的电路布置，其中

所述负载晶体管和所述感测晶体管具有接收相同的栅极信号的栅极接触电极；以及

所述测量电路包括控制电路，所述控制电路被配置为将所述感测晶体管的漏极电位调节为等于所述负载晶体管的漏极电位。

5.根据权利要求4所述的电路布置，其中所述测量电路进一步包括输出电路，所述输出电路接收所述测量电流并且被配置为提供作为输出信号的、表示所述测量电流的电压信号。

6.根据权利要求5所述的电路布置，其中所述输出电路包括电阻器，跨越所述电阻器的压降是表示所述测量电流的电压信号。

7.根据权利要求4所述的电路布置，其中所述测量电路进一步包括输出电路，所述输出电路包括电流镜，所述电流镜接收所述测量电流并且被配置为提供作为输出信号的、与所述测量电流成比例的电流信号。

8.根据权利要求1所述的电路布置，进一步包括：

半导体本体；以及

多个晶体管单元，集成在所述半导体本体中，所述晶体管单元中的至少一个形成所述感测晶体管并且多个晶体管单元形成所述负载晶体管。

9.根据权利要求8所述的电路布置，

其中每个晶体管单元包括栅极、源极区域、本体区域、漂移区域和漏极区域；

其中形成所述负载晶体管的晶体管单元的栅极和漏极区域并联连接；

其中形成所述感测晶体管的晶体管单元的漏极区域与形成所述负载晶体管的晶体管单元的漏极区域隔离；以及

其中所有所述多个晶体管单元的源极区域通过所述半导体本体的正面上的顶部金属化而并联电连接。

10.根据权利要求9所述的电路布置，其中漏极电极和栅极接触电极布置在所述半导体本体的背面上，其中形成所述负载晶体管的晶体管单元的栅极经由从所述半导体本体的正面延伸到背面的直通连接而连接到对应的栅极接触。

11.一种电路布置，包括：

第一负载晶体管，配置为控制去往耦接到所述第一负载晶体管的漏极电极的第一负载的负载电流；

第二负载晶体管，配置为控制去往耦接到所述第二负载晶体管的漏极电极的第二负载的负载电流；

感测晶体管，配置为根据开关信号耦接到所述第一负载晶体管或所述第二负载晶体管，所述感测晶体管具有提供表示与其耦接的负载晶体管的负载电流的测量电流的漏极电极，其中所述第一负载晶体管和所述第二负载晶体管以及所述感测晶体管包括具有共源极电极的场效应晶体管；以及

测量电路，配置为从所述感测晶体管接收所述测量电流并且根据其生成输出信号，所述输出信号表示耦接到所述感测晶体管的负载晶体管的负载晶体管的负载电流。

12.根据权利要求11所述的电路布置，进一步包括：

第一开关，配置为根据所述开关信号使所述感测晶体管的栅极接触电极与所述第一负载晶体管的栅极接触电极耦接或者与所述第二负载晶体管的栅极接触电极耦接。

13.根据权利要求11所述的电路布置，其中所述第一负载晶体管和所述第二负载晶体管以及所述感测晶体管包括p沟道MOS晶体管，它们的共源极电极耦接到高侧供电电位。

14.根据权利要求11所述的电路布置，其中所述第一负载晶体管和所述第二负载晶体管以及所述感测晶体管包括n沟道MOS晶体管，它们的共源极电极耦接到低侧供电电位。

15.根据权利要求11所述的电路布置，其中所述测量电路包括控制电路，所述控制电路被配置为将所述感测晶体管的漏极电位调节为等于耦接到所述感测晶体管的负载晶体管的漏极电位。

16.根据权利要求15所述的电路布置，其中所述测量电路进一步包括输出电路，所述输出电路接收所述测量电流并且被配置为提供作为输出信号的、表示所述测量电流的电压信号。

17.根据权利要求16所述的电路布置，其中所述输出电路包括电阻器，跨越所述电阻器的压降是表示所述测量电流的电压信号。

18.根据权利要求15所述的电路布置，其中所述测量电路进一步包括输出电路，所述输出电路包括电流镜，所述电流镜接收所述测量电流并且被配置为提供作为输出信号的、与所述测量电流成比例的电流信号。

19.根据权利要求11所述的电路布置，进一步包括：

半导体本体；以及

多个晶体管单元，集成在所述半导体本体中，所述晶体管单元中的至少一个形成所述感测晶体管并且多个晶体管单元形成负载晶体管。

20.根据权利要求19所述的电路布置，

其中每个晶体管单元包括栅极、源极区域、本体区域、漂移区域和漏极区域；

其中形成负载晶体管的晶体管单元的栅极和漏极区域并联连接；

其中形成所述感测晶体管的晶体管单元的漏极区域与形成负载晶体管的晶体管单元的漏极区域隔离；以及

其中所有所述多个晶体管单元的源极区域通过所述半导体本体的正面上的顶部金属化而并联电连接。

21.根据权利要求19所述的电路布置，其中漏极电极和栅极接触电极布置在所述半导体本体的背面上，其中形成负载晶体管的晶体管单元的栅极经由从所述半导体本体的正面延伸到背面的直通连接而连接到对应的栅极接触。

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