CN111294195B - 一种基于cfo自适应技术的时钟同步模块 - Google Patents

一种基于cfo自适应技术的时钟同步模块 Download PDF

Info

Publication number
CN111294195B
CN111294195B CN202010021627.0A CN202010021627A CN111294195B CN 111294195 B CN111294195 B CN 111294195B CN 202010021627 A CN202010021627 A CN 202010021627A CN 111294195 B CN111294195 B CN 111294195B
Authority
CN
China
Prior art keywords
frequency
dds
cfo
error
demodulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010021627.0A
Other languages
English (en)
Other versions
CN111294195A (zh
Inventor
唐受功
朱国方
吴娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Huachong Diagnostic Equipment Co ltd
HITRON TECHNOLOGIES Ltd
Original Assignee
Hangzhou Huachong Diagnostic Equipment Co ltd
HITRON TECHNOLOGIES Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Huachong Diagnostic Equipment Co ltd, HITRON TECHNOLOGIES Ltd filed Critical Hangzhou Huachong Diagnostic Equipment Co ltd
Priority to CN202010021627.0A priority Critical patent/CN111294195B/zh
Publication of CN111294195A publication Critical patent/CN111294195A/zh
Application granted granted Critical
Publication of CN111294195B publication Critical patent/CN111294195B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种基于CFO自适应技术的时钟同步模块，包括：同步单元，接收外部信号，并进行混频和解调；FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；ADC，接收同步单元输出的解调信号并进行模数转换。所述同步单元为两级超外差结构。其中第一级混频所需的本振用DDS实现。ADC则采用高速采样高精度器件方案。本发明的实质性效果包括：在设计上仅依靠外部接收机电路结构的自然属性，利用FPGA做算法处理，进行频率自纠偏，使得链路上最终本地时钟和ADC时钟达到同步，算法简单实用，很实现误图率和误包率降低，射频性能也更优。

Description

一种基于CFO自适应技术的时钟同步模块
技术领域
本发明涉及基于FPGA的嵌入式系统领域，特别涉及一种基于CFO自适应技术的时钟同步模块。
背景技术
目前胶囊膀胱镜接收机存在本地时钟和ADC时钟不同步的问题，从而在解调时会造成在较弱环境下丢包率明显上升。遇到这样的情况，传统方式是依据相关纠偏码利用SDR技术做CFO校准，算法复杂，延时较大。
另外例如公开号CN110350920A的发明公开了多通道ADC系统同步采样的装置及方法。公开(公告)号：CN205195718U的实用新型公开了一种基于FPGA的嵌入式网络同步系统，包括通过内部总线与其他模块通信的16/32位CPU核心模块、DMA控制器、RAM控制器、FLASH控制器、ADC控制器、GPIO控制器，所述基于FPGA的嵌入式网络同步系统还包括提供参考时钟并接收恢复时钟用于整个系统以实现网络时钟与系统时钟的同步的系统时钟产生模块、接收所述系统时钟产生模块提供的参考时钟并输出回复时钟的网络收发模块。
上述技术在解决同步问题时的方式均比较复杂，对于误差性质的延时问题处理效果不佳，即使使用，解调时丢包率仍然较高。
发明内容
针对现有技术因时钟不同步导致解调丢包率较高的问题，本发明提供了一种基于CFO自适应技术的时钟同步模块，基于电路结构的自然属性，通过算法将时钟同步的误差抵消，大幅降低丢包率。
以下是本发明的技术方案。
一种基于CFO自适应技术的时钟同步模块，包括：同步单元，接收外部信号，并进行混频和解调；FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；ADC，接收同步单元输出的解调信号并进行模数转换。
作为优选，所述同步单元为两级超外差结构。
作为优选，所述同步单元包括：晶振、DDS、混频器以及解调器，所述晶振连接DDS，并通过交流信号源连接解调器的第二输入端，DDS连接FPGA，并通过交流信号源连接混频器的第二输入端，混频器的第一输入端连接外部信号，混频器的输出端连接解调器的第一输入端，解调器的输出端连接ADC。其中第一级混频所需的本振用DDS实现。ADC则采用高速采样高精度器件方案。
作为优选，所述FPGA用于获取晶振的频率以及原始误差，并通过在每一帧内做CFO估值，计算出混频器、解调器和DDS对应的误差，生成频率纠偏值并写入DDS后使得各点的频率值依次根据本地时钟为参考得到纠正。
所述FPGA执行的计算过程包括：
Figure GDA0002445404200000021
Figure GDA0002445404200000022
Figure GDA0002445404200000023
其中Δε0表示晶振原始误差，Δε1表示混频器误差，Δε2表示解调器误差，Δε3表示DDS误差，fl1表示混频器第二输入端频率，fl2表示解调器第二输入端频率，fDDS表示DDS频率，fc表示晶振频率；
生成频率纠偏值：
Figure GDA0002445404200000024
将DDS误差改写为Δε′3。
由于每个时钟频率与晶振频率均存在误差，经过混频和解调后误差仍然存在，甚至被放大，因此计算出每一步的误差后，可以通过调整DDS的误差，从而影响混频器第二输入端频率，再影响后续的解调器以及ADC，最终实现通过纠偏的方式抵消误差，使得ADC采样时钟与本地时钟的误差趋近为零，从而达到解调的最优条件。
作为优选，所述外部信号的来源为射频单元。
本发明的实质性效果包括：在设计上仅依靠外部接收机电路结构的自然属性，利用FPGA做算法处理，进行频率自纠偏，使得链路上最终本地时钟和ADC时钟达到同步，算法简单实用，很实现误图率和误包率降低，射频性能也更优。
附图说明
图1是本发明实施例的原理示意图。
具体实施方式
下面将结合实施例，对本申请的技术方案进行描述。另外，为了更好的说明本发明，在下文中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未做详细描述，以便于凸显本发明的主旨。
实施例：
如图1所示，是一种基于CFO自适应技术的时钟同步模块，包括：同步单元，接收外部信号，并进行混频和解调；FPGA，通过CFO自适应技术控制同步单元进行误差纠偏；ADC，接收同步单元输出的解调信号并进行模数转换。其中外部信号的来源为射频单元。
本实施例的同步单元为两级超外差结构，其中第一级混频所需的本振用DDS实现。ADC则采用高速采样高精度器件方案。包括：晶振、DDS、混频器以及解调器，晶振连接DDS，并通过交流信号源T2连接解调器的第二输入端，DDS连接FPGA，并通过交流信号源T1连接混频器的第二输入端，混频器的第一输入端连接外部信号，混频器的输出端连接解调器的第一输入端，解调器的输出端连接ADC。
其中FPGA用于获取晶振的频率以及原始误差，并通过在每一帧内做CFO估值，计算出混频器、解调器和DDS对应的误差，生成频率纠偏值并写入DDS后使得各点的频率值依次根据本地时钟为参考得到纠正。
FPGA执行的计算过程包括：
Figure GDA0002445404200000031
Figure GDA0002445404200000032
Figure GDA0002445404200000033
其中Δε0表示晶振原始误差，Δε1表示混频器误差，Δε2表示解调器误差，Δε3表示DDS误差，fl1表示混频器第二输入端频率，fl2表示解调器第二输入端频率，fDDS表示DDS频率，fc表示晶振频率；
生成频率纠偏值：
Figure GDA0002445404200000034
将DDS误差改写为Δε′3。
另外图中的f1表示载波频率，140M/70M是第一中频频率，0±2.5MHz是第二中频频率，fc10～40MHz是晶振频率。
由于每个时钟频率与晶振频率均存在误差，经过混频和解调后误差仍然存在，甚至被放大，因此计算出每一步的误差后，可以通过调整DDS的误差，从而影响混频器第二输入端频率的误差，再影响后续的解调器以及ADC，最终实现通过纠偏的方式抵消误差，使得ADC采样时钟与本地时钟的误差趋近为零，从而达到解调的最优条件。
本实施例在设计上仅依靠外部接收机电路结构的自然属性，利用FPGA做算法处理，进行频率自纠偏，使得链路上最终本地时钟和ADC时钟达到同步，算法简单实用，很实现误图率和误包率降低，射频性能也更优。
通过以上实施方式的描述，所属领域的技术人员可以了解到，为描述的方便和简洁，仅以上述各功能模块的划分进行举例说明，实际应用中可以根据需要而将上述功能分配由不同的功能模块完成，即将具体装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是一个物理单元或多个物理单元，即可以位于一个地方，或者也可以分布到多个不同地方。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一个设备(可以是单片机，芯片等)或处理器(processor)执行本申请各个实施例方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(read only memory，ROM)、随机存取存储器(random access memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上内容，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (4)

1.一种基于CFO自适应技术的时钟同步模块，其特征在于，包括：
同步单元，接收外部信号，并进行混频和解调；
FPGA，通过CFO自适应技术控制同步单元进行误差纠偏，所述FPGA用于获取晶振的频率以及原始误差，并通过在每一帧内做CFO估值，计算出混频器、解调器和DDS对应的误差，生成频率纠偏值并写入DDS后使得各点的频率值依次根据本地时钟为参考得到纠正，所述FPGA执行的计算过程包括：
Figure FDA0003557961190000011
Figure FDA0003557961190000012
Figure FDA0003557961190000013
其中Δε0表示晶振原始误差，Δε1表示混频器误差，Δε2表示解调器误差，Δε3表示DDS误差，fl1表示混频器第二输入端频率，fl2表示解调器第二输入端频率，fDDS表示DDS频率，f参表示晶振频率；
生成频率纠偏值：
Figure FDA0003557961190000014
将DDS误差改写为Δε′3。；
ADC，接收同步单元输出的解调信号并进行模数转换。
2.根据权利要求1所述的一种基于CFO自适应技术的时钟同步模块，其特征在于，所述同步单元为两级超外差结构。
3.根据权利要求1或2所述的一种基于CFO自适应技术的时钟同步模块，其特征在于，所述同步单元包括：晶振、DDS、混频器以及解调器，所述晶振连接DDS，并通过交流信号源连接解调器的第二输入端，DDS连接FPGA，并通过交流信号源连接混频器的第二输入端，混频器的第一输入端连接外部信号，混频器的输出端连接解调器的第一输入端，解调器的输出端连接ADC。
4.根据权利要求3所述的一种基于CFO自适应技术的时钟同步模块，其特征在于，所述外部信号的来源为射频单元。
CN202010021627.0A 2020-01-09 2020-01-09 一种基于cfo自适应技术的时钟同步模块 Active CN111294195B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010021627.0A CN111294195B (zh) 2020-01-09 2020-01-09 一种基于cfo自适应技术的时钟同步模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010021627.0A CN111294195B (zh) 2020-01-09 2020-01-09 一种基于cfo自适应技术的时钟同步模块

Publications (2)

Publication Number Publication Date
CN111294195A CN111294195A (zh) 2020-06-16
CN111294195B true CN111294195B (zh) 2022-06-17

Family

ID=71029067

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010021627.0A Active CN111294195B (zh) 2020-01-09 2020-01-09 一种基于cfo自适应技术的时钟同步模块

Country Status (1)

Country Link
CN (1) CN111294195B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109561042A (zh) * 2018-12-17 2019-04-02 电子科技大学 一种ofdm系统接收机的定时频率同步方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101330483A (zh) * 2007-06-18 2008-12-24 安凡微电子(上海)有限公司 用于数字音频广播接收机的同步方法和装置
CN101577689B (zh) * 2008-05-06 2011-08-31 卓胜微电子（上海）有限公司 数字电视地面广播国家标准的残留频偏检测与纠正方法
EP2146427A1 (en) * 2008-07-07 2010-01-20 Nxp B.V. Digital modulator
CN101771382B (zh) * 2009-12-18 2012-09-19 武汉虹信通信技术有限责任公司 一种利用直接数字合成技术实现频率微调的方法及装置
JP6118616B2 (ja) * 2013-03-29 2017-04-19 富士通株式会社 受信機および同期補正方法
CN103780253A (zh) * 2014-01-10 2014-05-07 苏州广纳达电子系统有限公司 利用fpga控制自动频率纠偏的参考信号发生器
CN105610745B (zh) * 2014-11-25 2018-11-27 中国科学院沈阳自动化研究所 一种用于fsk信号的快速载波频偏估计及校正方法
CN204883261U (zh) * 2015-07-30 2015-12-16 成都九洲迪飞科技有限责任公司 多载波干扰信号发生器
CN105490981B (zh) * 2015-12-30 2018-11-06 合肥东芯通信股份有限公司 一种lte系统中自适应补偿sco的装置和方法
CA3069323C (en) * 2017-08-01 2022-06-07 Zoetis Services Llc Apparatus for analyzing a media, and associated egg identification apparatus and method
CN107483380A (zh) * 2017-09-12 2017-12-15 中国电子科技集团公司第四十研究所 一种基于多级架构的oqpsk信号大频偏载波同步方法
US10181862B1 (en) * 2018-01-24 2019-01-15 Raytheon Company Parameterizable bandpass delta-sigma modulator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109561042A (zh) * 2018-12-17 2019-04-02 电子科技大学 一种ofdm系统接收机的定时频率同步方法

Also Published As

Publication number Publication date
CN111294195A (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
US10515028B2 (en) Reference voltage calibration using a qualified weighted average
US11575381B1 (en) Field programmable gate array with external phase-locked loop
US20120233521A1 (en) Apparatus, system, and method for decoding linear block codes in a memory controller
CN102576342B (zh) 错误侦测为基础的内存写入时序调整
US20120102382A1 (en) Method and Device for Fast Cyclic Redundancy Check Coding
JP2014514802A (ja) タイミング再生のための装置、システムおよび方法
US7139965B2 (en) Bus device that concurrently synchronizes source synchronous data while performing error detection and correction
US20160026209A1 (en) Calibration Unit for Calibrating an Oscillator, Oscillator Arrangement and Method for Calibrating an Oscillator
CN103092258B (zh) 时钟产生电路自校正系统及其校正方法
WO2022048499A1 (zh) 一种adc数模转换误差的校正方法、装置及介质
CN103051339A (zh) 一种ad采样值校正方法及系统
CN111294195B (zh) 一种基于cfo自适应技术的时钟同步模块
US20110106992A1 (en) Apparatus and method for scaling dynamic bus clock
CN110572164A (zh) Ldpc译码方法、装置、计算机设备及存储介质
CN113525142B (zh) 预约充电计时的方法、装置及终端设备
CN205901711U (zh) 一种基于gps秒脉冲信号的精确数字分频装置
TW202131641A (zh) Ｎ位元連續逼近式暫存器類比數位轉換器及用於校正其之方法、接收器、基地台及行動裝置
WO2016115855A1 (zh) 一种闭环的时钟校准方法、终端及计算机存储介质
CN107707323B (zh) 一种时钟校准的方法及时钟校准设备
US9100094B2 (en) System and method for tuning a serial link
CN115632657A (zh) 校准方法、模数转换器电路、介质及设备
CN110113098B (zh) 一种面向量子密钥分发系统的误码估计方法及装置
CN106330400A (zh) 一种快速的crc校验方法及装置
CN107995681B (zh) 一种无线传感网时间同步方法及装置
CN105045087A (zh) 高精度星时校准方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant