CN111262532A - 一种用于增强运算放大器压摆率的电路 - Google Patents

Abstract

本申请公开了一种用于增强运算放大器压摆率的电路，所述电路包括信号控制电路和电流产生电路，所述电流产生电路生成第一、第二和第三辅助电流，所述第一辅助电流设置在运算放大器的电源端与同相输出端之间，所述第二辅助电流设置在所述运算放大器的同相输出端与地端之间，所述第三辅助电流设置在所述运算放大器的所述电源端与反相输出端之间；通过所述信号控制电路控制所述第一、第二和第三辅助电流的导通和关断。

Description

一种用于增强运算放大器压摆率的电路

技术领域

本发明一般涉及电子技术领域，特别的涉及一种用于增强运算放大器压摆率的电路。

背景技术

随着电子技术的飞速发展，运算放大电路也得到广泛的应用。对于负反馈运放需要有大的压摆率以便在输入信号发生短时大的跳变时输出信号能够很快变化到接近稳定值，这就要求运放有大的压摆率，所以很多高性能的负反馈运放都会涉及压摆率增强电路，同时，为了降低功耗和面积成本，要求压摆率增强电路要求结构尽可能简单并且当运放工作在小信号模式时能够关断。

发明内容

本发明的目的在于提供一种用于增强运算放大器压摆率的电路。

为了解决上述问题，本申请公开了一种用于增强运算放大器压摆率的电路，所述电路包括信号控制电路和电流产生电路，所述电流产生电路生成第一、第二和第三辅助电流，所述第一辅助电流设置在运算放大器的电源端与同相输出端之间，所述第二辅助电流设置在所述运算放大器的同相输出端与地端之间，所述第三辅助电流设置在所述运算放大器的所述电源端与反相输出端之间；通过所述信号控制电路控制所述第一、第二和第三辅助电流的导通和关断。

在一优选例中，所述信号控制电路连接所述运算放大器的反相和同相输入端，对所述反相和同相输入端的电压信号进行放大并整形输出数字控制信号，所述数字控制信号控制所述第一、第二和第三辅助电流的导通和关断。

在一优选例中，所述信号控制电路包括：第一至第八NMOS晶体管、第一至第十二PMOS晶体管、第一和第二反相器及第一至第三电阻；

所述第一PMOS晶体管的栅极和漏极与所述第二PMOS晶体管的栅极相连并连接第一参考电流，所述第一、第二、第五至第八及第十一至第十二PMOS晶体管的源极连接电源端；

所述第二PMOS晶体管的漏极连接所述第三和第四PMOS晶体管的源极相连；

所述第三PMOS晶体管的栅极连接所述运算放大器的反相输入端，所述第三PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极、所述第三NMOS晶体管的源极及所述第四NMOS晶体管的栅极；

所述第四PMOS晶体管的栅极连接所述运算放大器的同相输入端，所述第四PMOS晶体管的漏极连接所述第二NMOS晶体管的漏极、所述第四NMOS晶体管的源极及所述第三NMOS晶体管的栅极；

所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的漏极之间依次连接所述第一至第三电阻，所述第一NMOS晶体管的栅极连接于所述第一和第二电阻之间的节点，所述第二NMOS晶体管的栅极连接于所述第二和第三电阻之间的节点；

所述第三NMOS晶体管的漏极连接所述第五PMOS晶体管的栅极与所述第七PMOS晶体管的栅极和漏极；

所述第四PMOS晶体管的漏极连接所述第八PMOS晶体管的栅极与所述第六PMOS晶体管的栅极和漏极；

所述第五PMOS晶体管的漏极连接所述第五NMOS晶体管的漏极、所述第六NMOS晶体管的栅极及所述第一反相器的输入端；

所述第六PMOS晶体管的漏极连接所述第六NMOS晶体管的漏极、所述第五NMOS晶体管的栅极及所述第二反相器的输入端；

所述第一反相器的输出端连接所述第九PMOS晶体管的栅极和所述第七NMOS晶体管的栅极；

所述第九PMOS晶体管的源极连接所述第十一PMOS晶体管的漏极，所述第九PMOS晶体管的漏极与所述第七NMOS晶体管的漏极相连并连接第一控制信号；

所述第二反相器的输出端连接所述第十PMOS晶体管的栅极和所述第八NMOS晶体管的栅极；

所述第十PMOS晶体管的源极连接所述第十二PMOS晶体管的漏极，所述第十PMOS晶体管的漏极与所述第八NMOS晶体管的漏极相连并连接所述第二控制信号；

所述第五至第八NMOS晶体管的源极连接地端；

所述第十一和第十二PMOS晶体管的栅极连接第三控制信号。

在一优选例中，当所述运算放大器的所述同相输入端与所述反相输入端的电压差大于正阈值时，所述第二控制信号为高电平，所述第一控制信号为低电平，所述第一辅助电流导通，所述第二和第三辅助电流关断。

在一优选例中，所述正阈值为大于100mV。

在一优选例中，当所述运算放大器的所述同相输入端与所述反相输入端的电压差小于负阈值时，所述第一控制信号为高电平，所述第二控制信号为低电平，所述第一辅助电流关断，所述第二和第三辅助电流导通。

在一优选例中，所述负阈值为小于-100mV。

在一优选例中，所述第一电阻与所述第三电阻的阻值相同。

在一优选例中，所述电流产生电路包括：第九至第十六NMOS晶体管、第十三至第十六PMOS晶体管；

所述第十三至第十六PMOS晶体管的源极连接电源端，所述第十三PMOS晶体管的漏极连接所述第一辅助电流，所述第十三PMOS晶体管的栅极与所述第十四PMOS晶体管的栅极和漏极连接所述第十三NMOS晶体管的漏极；

所述第十五PMOS晶体管的漏极输出所述第三辅助电流，所述第十五PMOS晶体管的栅极与所述第十六PMOS晶体管的栅极和漏极连接所述第十六NMOS晶体管的漏极；

所述第十三NMOS晶体管的栅极连接所述第二控制信号，所述第十三NMOS晶体管的源极连接所述第九NMOS晶体管的漏极；

所述第十四NMOS晶体管的漏极连接第二参考电流，所述第十四NMOS晶体管的栅极连接第四控制信号，所述第十四NMOS晶体管的源极连接所述第十NMOS晶体管的漏极及所述第九至第十二NMOS晶体管的栅极，所述第九至第十二NMOS晶体管的源极连接地端；

所述第十五NMOS晶体管的栅极连接所述第一控制信号，所述第十五NMOS晶体管的漏极连接所述第二辅助电流，所述第十五NMOS晶体管的源极连接所述第十一NMOS晶体管的漏极；

所述第十六NMOS晶体管的栅极连接所述第一控制信号，所述第十五NMOS晶体管的源极连接所述第十二NMOS晶体管的漏极。

在一优选例中，所述运算放大器包括：第十七至第二十七PMOS晶体管、第一和第二电容；

所述第十七PMOS晶体管的栅极连接反相输入端，所述第十七PMOS晶体管的漏极连接所述第二十PMOS晶体管的漏极和所述第二十二PMOS晶体管的源极，所述第十七PMOS晶体管的源极连接所述第二十七PMOS晶体管的漏极；

所述第十八PMOS晶体管的栅极连接同相输入端，所述第十八PMOS晶体管的漏极连接所述第十九PMOS晶体管的漏极和所述第二十一PMOS晶体管的源极，所述第十八PMOS晶体管的漏极连接所述第二十七PMOS晶体管的漏极；

所述第十九和第二十PMOS晶体管的源极连接地端所述第十九和第二十PMOS晶体管的栅极连接第一偏置电压；

所述第二十一PMOS晶体管的漏极连接所述第二十三PMOS晶体管的漏极和所述反相输出端，所述第二十二PMOS晶体管的漏极连接所述第二十四PMOS晶体管的漏极和所述同相输出端，所述第二十一和第二十二PMOS晶体管的栅极连接第二偏置电压；

所述第二十三PMOS晶体管的源极连接所述第二十五PMOS晶体管的漏极，所述第二十四PMOS晶体管的源极连接所述第二十六PMOS晶体管的漏极，所述第二十三和二十四PMOS晶体管的栅极连接第三偏置电压；

所述第二十五至第二十七PMOS晶体管的源极连接电源端，所述第二十五至第二十七PMOS晶体管的栅极连接第四偏置电压；

所述第一电容连接于所述反相输出端与地端之间，所述第二电容连接所述同相输出端与地端之间；

其中，所述第一辅助电流连接于所述第二十六PMOS晶体管的源极和漏极之间，所述第二辅助电流连接于所述第二十PMOS晶体管的漏极和源极之间，所述第三辅助电流连接于所述第二十五PMOS晶体管的源极和漏极之间。

相对于现有技术，本申请至少具有以下有益效果：

1)本申请的用于增强运算放大器压摆率的电路开始工作的阈值电压是和电阻的比值以及晶体管跨导的比值相关，可以有效减小工艺和温度波动的影响。可以采用最小单位电阻来实现高精度的增益修调，降低了对匹配和工艺的要求，从而大大降低了电路成本。

2)本申请可以根据运放输入信号的跳变方向相应地开启或关闭相应的辅助电流，从而增强正或负的压摆率，而传统的压摆率增强电路大都只能增强一个方向的压摆率。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一个使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

参考以下附图描述本申请的非限制性和非穷举性实施例，其中除非另有说明，否则相同的附图标记在各个附图中指代相同的部分。

图1示出了本发明一实施例中用于增强运算放大器压摆率的电路与运算放大器的示意图。

图2示出了本发明一实施例中信号控制电路的示意图。

图3示出了本发明一实施例中电流产生电路的电路图。

图4示出了本发明一实施例中运算放大器的电路图。

图5示出了本发明与现有技术中输出电压的时序图。

具体实施方式

现在将描述本申请的各个方面和示例。以下描述提供了用于彻底理解和实现这些示例的描述的具体细节。然而，本领域技术人员将理解，可以在没有许多这些细节的情况下实践本申请。

另外，可能未详细示出或描述一些众所周知的结构或功能，以便简明扼要并避免不必要地模糊相关描述。

在下面给出的描述中使用的术语旨在以其最广泛的合理方式解释，即使它与本申请的某些特定示例的详细描述一起使用。以下甚至可以强调某些术语，然而，任何旨在以任何受限制的方式解释的术语将在本详细描述部分中明确且具体地定义。

本申请的一实施例中公开了一种用于增强运算放大器压摆率的电路，参考图1所示，所述电路包括信号控制电路20和电流产生电路30,用于增强运算放大器10的压摆率。所述电流产生电路30生成第一、第二和第三辅助电流Isr1、Isr2、Isr3，所述第一辅助电流Isr1设置在所述运算放大器10的电源端与同相输出端VOP之间，所述第二辅助电流Isr2设置在所述运算放大器10的同相输出端VOP与地端之间，所述第三辅助电流Isr3设置在所述运算放大器10的所述电源端与反相输出端VON之间；通过电流产生电路30和信号控制电路20控制所述第一、第二和第三辅助电流Isr1、Isr2、Isr3的导通和关断。

在一优选例中，所述信号控制电路30连接所述运算放大器10的反相输入端VIN和同相输入端VON，根据所述反相输入端VIN和同相输入端VON的电压信号进行放大并整形输出数字控制信号，例如第一控制信号swta、第二控制信号swtb，所述数字控制信号控制所述第一、第二和第三辅助电流Isr1、Isr2、Isr3的导通和关断。

在一优选例中，图2示出了所述信号控制电路的电路图。所述信号控制电路包括：第一至第八NMOS晶体管NM1-NM8、第一至第十二PMOS晶体管PM1-PM12、第一和第二反相器INV1-INV2及第一至第三电阻R1-R3；

所述第一PMOS晶体管PM1的栅极和漏极与所述第二PMOS晶体管PM2的栅极相连并连接第一参考电流Iref1，所述第一、第二、第五至第八及第十一至第十二PMOS晶体管PM1、PM2、PM5-PM8、PM11-PM12的源极连接电源端；

所述第二PMOS晶体管PM2的漏极连接所述第三和第四PMOS晶体管PM3、PM4的源极相连；

所述第三PMOS晶体管PM3的栅极连接所述运算放大器的反相输入端VIN，所述第三PMOS晶体管PM3的漏极连接所述第一NMOS晶体管NM1的漏极、所述第三NMOS晶体管NM3的源极及所述第四NMOS晶体管NM4的栅极；

所述第四PMOS晶体管PM4的栅极连接所述运算放大器的同相输入端VIP，所述第四PMOS晶体管PM4的漏极连接所述第二NMOS晶体管NM2的漏极、所述第四NMOS晶体管NM4的源极及所述第三NMOS晶体管NM3的栅极；

所述第一NMOS晶体管NM1的漏极与所述第二NMOS晶体管NM2的漏极之间依次连接所述第一至第三电阻R1、R2、R3，所述第一NMOS晶体管NM1的栅极连接于所述第一和第二电阻R1、R1之间的节点，所述第二NMOS晶体管NM2的栅极连接于所述第二和第三电阻R2、R3之间的节点；

所述第三NMOS晶体管NM3的漏极连接所述第五PMOS晶体管NM5的栅极与所述第七PMOS晶体管NM7的栅极和漏极；

所述第四PMOS晶体管NM4的漏极连接所述第八PMOS晶体管NM8的栅极与所述第六PMOS晶体管NM6的栅极和漏极；

所述第五PMOS晶体管PM5的漏极连接所述第五NMOS晶体管NM5的漏极、所述第六NMOS晶体管NM6的栅极及所述第一反相器INV1的输入端；

所述第六PMOS晶体管PM6的漏极连接所述第六NMOS晶体管NM6的漏极、所述第五NMOS晶体管NM5的栅极及所述第二反相器INV2的输入端；

所述第一反相器INV1的输出端连接所述第九PMOS晶体管PM9的栅极和所述第七NMOS晶体管NM7的栅极；

所述第九PMOS晶体管PM9的源极连接所述第十一PMOS晶体管NM11的漏极，所述第九PMOS晶体管PM9的漏极与所述第七NMOS晶体管NM7的漏极相连并连接第一控制信号swta；

所述第二反相器INV2的输出端连接所述第十PMOS晶体管PM10的栅极和所述第八NMOS晶体管PM8的栅极；

所述第十PMOS晶体管PM10的源极连接所述第十二PMOS晶体管PM12的漏极，所述第十PMOS晶体管PM10的漏极与所述第八NMOS晶体管NM8的漏极相连并连接所述第二控制信号swtb；

所述第五至第八NMOS晶体管PM5-PM8的源极连接地端；

所述第十一PMOS晶体管PM11和第十二PMOS晶体管PM12的栅极连接第三控制信号SE_ENB。

在一优选例中，当所述运算放大器的所述同相输入端VIP与所述反相输入端VIN的电压差大于正阈值(正跳变)时，所述第二控制信号swtb为高电平，所述第一控制信号swta为低电平，所述第一辅助电流Isr1导通，所述第二和第三辅助电流Isr2、Isr3关断。

在一优选例中，所述正阈值为大于100mV。

当所述运算放大器的所述同相输入端VIP与所述反相输入端VIN的电压差大于正阈值时，信号控制电路和电流产生电路的工作过程如下：

信号控制电路中，PM3导通，PM3的漏极为高电平，使得NM4导通，PM6、PM8导通，NM6关断，NM5导通，第二反相器的输入端为高电平，输出端为低电平，SR_ENB为低电平，PM10、PM12均导通，NM8关断，使得swtb为高电平，相应的，PM4关断，PM4的漏极为低电平，使得NM3关断，PM7、PM5关断，第一反相器的输入端为低电平，输出端为高电平，PM9、PM11关断，NM7导通，使得swta为低电平。电流产生电路中，NM15、NM16关断，NM13导通，SR_EN为高电平，NM14导通，使得PM13、PM14导通，PM15、PM16导通，从而第一辅助电流导通，第二辅助电流、第三辅助电流关断。

在一优选例中，当所述运算放大器的所述同相输入端VIP与所述反相输入端VIN的电压差小于负阈值(负跳变)时，所述第一控制信号swta为高电平，所述第二控制信号swtb为低电平，所述第一辅助电流Isr1关断，所述第二和第三辅助电流Isr2、Isr3导通。

在一优选例中，所述负阈值为小于-100mV。

当所述运算放大器的所述同相输入端VIP与所述反相输入端VIN的电压差小于负阈值时，信号控制电路和电流产生电路的工作过程如下：

信号控制电路中，PM4关导通，PM4的漏极为高电平，使得NM3导通，PM7、PM5导通，NM6导通，NM5关断，第一反相器的输入端为高电平，输出端为低电平，SR_ENB为低电平，PM9、PM11导通，NM7关断，使得swta为高电平，相应的，PM3关断，PM3的漏极为低电平，使得NM4关断，PM6、PM8关断，第二反相器的输入端为低电平，输出端为高电平，PM10、PM12关断，NM8导通，使得swtb为低电平。电流产生电路中，NM13关断，NM15、NM16导通，SR_EN为高电平，NM14导通，使得PM13、PM14关断，PM15、PM16导通，从而第一辅助电流关断，第二辅助电流、第三辅助电流导通。

在一优选例中，所述第一电阻R1与所述第三电阻R3的阻值相同。

图3示出了所述电流产生电路的电路图，所述电流产生电路包括：第九至第十六NMOS晶体管NM9-NM16、第十三至第十六PMOS晶体管PM13-PM16；

所述第十三PMOS晶体管PM13至第十六PMOS晶体管PM16的源极连接电源端，所述第十三PMOS晶体管PM13的漏极连接所述第一辅助电流Isr1，所述第十三PMOS晶体管PM13的栅极与所述第十四PMOS晶体管PM14的栅极和漏极连接所述第十三NMOS晶体管PM13的漏极；

所述第十五PMOS晶体管PM15的漏极输出所述第三辅助电流Isr3，所述第十五PMOS晶体管PM15的栅极与所述第十六PMOS晶体管PM16的栅极和漏极连接所述第十六NMOS晶体管PM16的漏极；

所述第十三NMOS晶体管PM13的栅极连接所述第二控制信号swtb，所述第十三NMOS晶体管PM13的源极连接所述第九NMOS晶体管PM9的漏极；

所述第十四NMOS晶体管NM14的漏极连接第二参考电流Iref2，所述第十四NMOS晶体管NM14的栅极连接第四控制信号SR_EN，所述第十四NMOS晶体管NM14的源极连接所述第十NMOS晶体管NM10的漏极及所述第九至第十二NMOS晶体管NM9-NM12的栅极，所述第九至第十二NMOS晶体管NM9-NM12的源极连接地端；

所述第十五NMOS晶体管NM15的栅极连接所述第一控制信号swta，所述第十五NMOS晶体管NM15的漏极连接所述第二辅助电流Isr2，所述第十五NMOS晶体管NM15的源极连接所述第十一NMOS晶体管NM11的漏极；

所述第十六NMOS晶体管NM16的栅极连接所述第一控制信号swta，所述第十五NMOS晶体管NM15的源极连接所述第十二NMOS晶体NM12管的漏极。

在一优选例中，图4示出了所述运算放大器的电路图，所述运算放大器包括：第十七至第二十七PMOS晶体管PM17-PM27、第一和第二电容C1、C2；

所述第十七PMOS晶体管PM17的栅极连接反相输入端VIN，所述第十七PMOS晶体管PM17的漏极连接所述第二十PMOS晶体管PM20的漏极和所述第二十二PMOS晶体管PM22的源极，所述第十七PMOS晶体管PM17的源极连接所述第二十七PMOS晶体管PM27的漏极；

所述第十八PMOS晶体管PM18的栅极连接同相输入端VIP，所述第十八PMOS晶体管PM18的漏极连接所述第十九PMOS晶体管PM19的漏极和所述第二十一PMOS晶体管PM21的源极，所述第十八PMOS晶体管PM18的漏极连接所述第二十七PMOS晶体管PM27的漏极；

所述第十九PMOS晶体管PM19和第二十PMOS晶体管PM20的源极连接地端，所述第十九PMOS晶体管PM19和第二十PMOS晶体管PM20的栅极连接第一偏置电压VB1；

所述第二十一PMOS晶体管PM21的漏极连接所述第二十三PMOS晶体管PM23的漏极和所述反相输出端VON，所述第二十二PMOS晶体管PM22的漏极连接所述第二十四PMOS晶体管PM24的漏极和所述同相输出端VOP，所述第二十一PMOS晶体管PM21和第二十二PMOS晶体管PM22的栅极连接第二偏置电压VB2；

所述第二十三PMOS晶体管PM23的源极连接所述第二十五PMOS晶体管PM25的漏极，所述第二十四PMOS晶体管PM24的源极连接所述第二十六PMOS晶体管PM26的漏极，所述第二十三PMOS晶体管PM23和第二十四PMOS晶体管PM24的栅极连接第三偏置电压VB3；

所述第二十五至第二十七PMOS晶体管PM25、PM26、PM27的源极连接电源端，所述第二十五至第二十七PMOS晶体管PM25、PM26、PM27的栅极连接第四偏置电压VB4；

所述第一电容C1连接于所述反相输出端VON与地端之间，所述第二电容C2连接所述同相输出端VOP与地端之间；其中，第一电容C1与第二电容C2的电容均为CL。

其中，所述第一辅助电流Isr1连接于所述第二十六PMOS晶体管PM26的源极和漏极之间，所述第二辅助电流Isr2连接于所述第二十PMOS晶体管PM20的漏极和源极之间，所述第三辅助电流Isr3连接于所述第二十五PMOS晶体管PM25的源极和漏极之间。

应当理解，当没有第一、第二、第三辅助电流时，运放的压摆率为尾电流ISS与电容CL的比值。当输入端发生正跳变时，第一辅助电流导通，加快了输出电压增加的速度，使得输出电压能快速跟随输入电压的变化，即增大了正压摆率，计算可得此时的正压摆率等于(isr1+ISS)/CL。当输入端发生负跳变时，第二、第三辅助电流导通，加快了输出电压下降的速度，使得输出电压能快速跟随输入电压的变化，即增大了负压摆率，计算可得此时的负压摆率等于(isr2+isr3+ISS)/CL。

图5示出了本发明与现有技术中输出电压的时序图，从图中可见，现有技术中，由于压摆率受限，电压随时间变化的时间长。本申请的输出电压随时间变化快，减小了输出电压随时间的变化时间。

本实施例中。所述信号控制电路的输入端到A节点的增益为：

而从节点A到第五PMOS晶体管PM5的漏极由于有正反馈，增益可以无穷，所以只要节点A电压足够高时，所述信号控制电路的输出就会发生翻转。所述信号控制电路的输出翻转时输入阈值就取决于输入端到A节点的增益，而上述增益取决于MOS管跨导的比值和电阻的比值，在工艺温度发生波动时，上述比值及增益变化范围较小，所以上述翻转阈值可以保持在一个比较精确的值。

应当注意以上所描述的所有或者任一实施例可以彼此结合，除非另外声明或者此类实施例可能在功能上和/或架构上相互排斥。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

Claims (10)

1.一种用于增强运算放大器压摆率的电路，其特征在于，所述电路包括信号控制电路和电流产生电路，所述电流产生电路生成第一、第二和第三辅助电流，所述第一辅助电流设置在运算放大器的电源端与同相输出端之间，所述第二辅助电流设置在所述运算放大器的同相输出端与地端之间，所述第三辅助电流设置在所述运算放大器的所述电源端与反相输出端之间；通过所述信号控制电路控制所述第一、第二和第三辅助电流的导通和关断。

2.如权利要求1所述的用于增强运算放大器压摆率的电路，其特征在于，所述信号控制电路连接所述运算放大器的反相和同相输入端，对所述反相和同相输入端的电压信号进行放大并整形输出数字控制信号，所述数字控制信号用于控制所述第一、第二和第三辅助电流的导通和关断。

3.如权利要求2所述的用于增强运算放大器压摆率的电路，其特征在于，所述信号控制电路包括：第一至第八NMOS晶体管、第一至第十二PMOS晶体管、第一和第二反相器及第一至第三电阻；

所述第一PMOS晶体管的栅极和漏极与所述第二PMOS晶体管的栅极相连并连接第一参考电流，所述第一、第二、第五至第八及第十一至第十二PMOS晶体管的源极连接电源端；

所述第二PMOS晶体管的漏极连接所述第三和第四PMOS晶体管的源极相连；

所述第三PMOS晶体管的栅极连接所述运算放大器的反相输入端，所述第三PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极、所述第三NMOS晶体管的源极及所述第四NMOS晶体管的栅极；

所述第四PMOS晶体管的栅极连接所述运算放大器的同相输入端，所述第四PMOS晶体管的漏极连接所述第二NMOS晶体管的漏极、所述第四NMOS晶体管的源极及所述第三NMOS晶体管的栅极；

所述第一NMOS晶体管的漏极与所述第二NMOS晶体管的漏极之间依次连接所述第一至第三电阻，所述第一NMOS晶体管的栅极连接于所述第一和第二电阻之间的节点，所述第二NMOS晶体管的栅极连接于所述第二和第三电阻之间的节点；

所述第三NMOS晶体管的漏极连接所述第五PMOS晶体管的栅极与所述第七PMOS晶体管的栅极和漏极；

所述第四PMOS晶体管的漏极连接所述第八PMOS晶体管的栅极与所述第六PMOS晶体管的栅极和漏极；

所述第五PMOS晶体管的漏极连接所述第五NMOS晶体管的漏极、所述第六NMOS晶体管的栅极及所述第一反相器的输入端；

所述第六PMOS晶体管的漏极连接所述第六NMOS晶体管的漏极、所述第五NMOS晶体管的栅极及所述第二反相器的输入端；

所述第一反相器的输出端连接所述第九PMOS晶体管的栅极和所述第七NMOS晶体管的栅极；

所述第九PMOS晶体管的源极连接所述第十一PMOS晶体管的漏极，所述第九PMOS晶体管的漏极与所述第七NMOS晶体管的漏极相连并连接第一控制信号；

所述第二反相器的输出端连接所述第十PMOS晶体管的栅极和所述第八NMOS晶体管的栅极；

所述第十PMOS晶体管的源极连接所述第十二PMOS晶体管的漏极，所述第十PMOS晶体管的漏极与所述第八NMOS晶体管的漏极相连并连接所述第二控制信号；

所述第五至第八NMOS晶体管的源极连接地端；

所述第十一和第十二PMOS晶体管的栅极连接第三控制信号。

4.如权利要求3所述的用于增强运算放大器压摆率的电路，其特征在于，当所述运算放大器的所述同相输入端与所述反相输入端的电压差大于正阈值时，所述第二控制信号为高电平，所述第一控制信号为低电平，所述第一辅助电流导通，所述第二和第三辅助电流关断。

5.如权利要求4所述的用于增强运算放大器压摆率的电路，其特征在于，所述正阈值为大于100mV。

6.如权利要求3所述的用于增强运算放大器压摆率的电路，其特征在于，当所述运算放大器的所述同相输入端与所述反相输入端的电压差小于负阈值时，所述第一控制信号为高电平，所述第二控制信号为低电平，所述第一辅助电流关断，所述第二和第三辅助电流导通。

7.如权利要求6所述的用于增强运算放大器压摆率的电路，其特征在于，所述负阈值为小于-100mV。

8.如权利要求3所述的用于增强运算放大器压摆率的电路，其特征在于，所述第一电阻与所述第三电阻的阻值相同。

9.如权利要求3所述的用于增强运算放大器压摆率的电路，其特征在于，所述电流产生电路包括：第九至第十六NMOS晶体管、第十三至第十六PMOS晶体管；

所述第十三至第十六PMOS晶体管的源极连接电源端，所述第十三PMOS晶体管的漏极连接所述第一辅助电流，所述第十三PMOS晶体管的栅极与所述第十四PMOS晶体管的栅极和漏极连接所述第十三NMOS晶体管的漏极；

所述第十五PMOS晶体管的漏极输出所述第三辅助电流，所述第十五PMOS晶体管的栅极与所述第十六PMOS晶体管的栅极和漏极连接所述第十六NMOS晶体管的漏极；

所述第十三NMOS晶体管的栅极连接所述第二控制信号，所述第十三NMOS晶体管的源极连接所述第九NMOS晶体管的漏极；

所述第十四NMOS晶体管的漏极连接第二参考电流，所述第十四NMOS晶体管的栅极连接第四控制信号，所述第十四NMOS晶体管的源极连接所述第十NMOS晶体管的漏极及所述第九至第十二NMOS晶体管的栅极，所述第九至第十二NMOS晶体管的源极连接地端；

所述第十五NMOS晶体管的栅极连接所述第一控制信号，所述第十五NMOS晶体管的漏极连接所述第二辅助电流，所述第十五NMOS晶体管的源极连接所述第十一NMOS晶体管的漏极；

所述第十六NMOS晶体管的栅极连接所述第一控制信号，所述第十五NMOS晶体管的源极连接所述第十二NMOS晶体管的漏极。

10.如权利要求1所述的用于增强运算放大器压摆率的电路，其特征在于，所述运算放大器包括：第十七至第二十七PMOS晶体管、第一和第二电容；

所述第十七PMOS晶体管的栅极连接反相输入端，所述第十七PMOS晶体管的漏极连接所述第二十PMOS晶体管的漏极和所述第二十二PMOS晶体管的源极，所述第十七PMOS晶体管的源极连接所述第二十七PMOS晶体管的漏极；

所述第十八PMOS晶体管的栅极连接同相输入端，所述第十八PMOS晶体管的漏极连接所述第十九PMOS晶体管的漏极和所述第二十一PMOS晶体管的源极，所述第十八PMOS晶体管的漏极连接所述第二十七PMOS晶体管的漏极；

所述第十九和第二十PMOS晶体管的源极连接地端所述第十九和第二十PMOS晶体管的栅极连接第一偏置电压；

所述第二十一PMOS晶体管的漏极连接所述第二十三PMOS晶体管的漏极和所述反相输出端，所述第二十二PMOS晶体管的漏极连接所述第二十四PMOS晶体管的漏极和所述同相输出端，所述第二十一和第二十二PMOS晶体管的栅极连接第二偏置电压；

所述第二十三PMOS晶体管的源极连接所述第二十五PMOS晶体管的漏极，所述第二十四PMOS晶体管的源极连接所述第二十六PMOS晶体管的漏极，所述第二十三和二十四PMOS晶体管的栅极连接第三偏置电压；

所述第二十五至第二十七PMOS晶体管的源极连接电源端，所述第二十五至第二十七PMOS晶体管的栅极连接第四偏置电压；

所述第一电容连接于所述反相输出端与地端之间，所述第二电容连接所述同相输出端与地端之间；

其中，所述第一辅助电流连接于所述第二十六PMOS晶体管的源极和漏极之间，所述第二辅助电流连接于所述第二十PMOS晶体管的漏极和源极之间，所述第三辅助电流连接于所述第二十五PMOS晶体管的源极和漏极之间。

Images