CN106301264A - 一种摆率增强型运算放大器 - Google Patents

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Abstract

本发明提供一种摆率增强型运算放大器，其至少包括：偏置电路；第一级电路，连接于所述偏置电路；第二级电路，分别连接于所述偏置电路和所述第一级电路；驱动电流调整电路，分别连接于所述偏置电路、所述第一级电路和所述第二级电路，用于在所述摆率增强型运算放大器驱动负载时，调整所述摆率增强型运算放大器的驱动电流，以使所述摆率增强型运算放大器的驱动电流大于所述偏置电流，从而增强所述摆率增强型运算放大器的压摆率。本发明与现有技术的A类运算放大器相比，其驱动电流的大小并非由输出级的偏置电流所决定，且驱动电流可以远大于偏置电流，无需提高输出级的偏置电流，就可以实现大电容负载下的快速充放电，大大提高了压摆率。

Description

一种摆率增强型运算放大器
技术领域
本发明涉及运算放大器技术领域，特别是涉及一种摆率增强型运算放大器。
背景技术
运算放大器在模拟集成电路领域有非常广泛的应用，是数模混合电路中最重要的模块之一，其在消费类电子、控制和信号转换系统以及通信系统等方面起着关键作用。针对不同的应用领域，系统对于运算放大器的要求也不同。在音频、视频信号采集、处理及通信系统应用中，例如LCD显示面板驱动芯片，音箱设备驱动等，通常要求运算放大器可以驱动大的负载(如电容负载、电阻负载等)，提供足够的压摆率，且在负载电容变化很大时仍保持稳定。
压摆率(Slew Rate，SR，或称摆率)即运算放大器输出电压的转换速率，它反映的是一个运算放大器在速度方面的指标，表示运算放大器对信号变化速度的适应能力，是衡量运算放大器在大幅度信号作用时工作速度的参数。当输入信号变化斜率的绝对值小于SR时，输出电压才按线性规律变化。信号幅值越大、频率越高，要求运算放大器的SR也越大。
常用的运算放大器主要包括A类、B类和AB类运算放大器，如图1(a)～图1(c)所示分别为B类、AB类和A类运算放大器的输出传输曲线图。如图1(a)所示，B类运算放大器在稳定条件下，推挽工作的输出级处于截止状态，当加上驱动信号时，输出级两个晶体管只有一个在半周期内电流上升，而另一个管子处于截止状态，到另一个半周期，情况相反，由于输出级两个晶体管轮流工作，因此必须采用推挽电路才能达到完整的信号波形，但是当连接B类运算放大器产生的正摆幅到另一个放大器产生的负摆幅时，会导致波形的不连续，称为交越失真。如图1(b)所示，AB类运算放大器在稳定条件下，输出级两个晶体管均工作在稳定的偏置电流下，此偏置电流要比可提供的峰值驱动电流小得多，而当输入端加上驱动信号时，一个半周期内，输出级两个管子中的一个产生大的驱动电流，而另外一个管子仍工作在静态时的偏置电流，到另一个半周期，情况相反，由于静态工作电流的存在，AB类运算放大器不存在交越失真，但是其结构往往较为复杂。如图1(c)所示，对于A类运算放大器来说，其可以提供的峰值驱动电流不超过其输出级的偏置电流，因此对于大压摆率的应用场合，往往需要其输出级工作在大的偏置电流下。以图2所示的两级跨导运算放大器为例，该两级跨导运算放大器就是一个简单的A类放大器，驱动一个负载电容，其输出级可以提供很大的充电电流，但是其放电电流最大为输出级的偏置电流，因此其压摆率由输出级偏置电流决定，在负载电容很大的情况下，要实现快速充放电，必须提高输出级的偏置电流，但是输出级偏置电流的增大会导致运算放大器静态功耗的增加，无法满足集成电路中低功耗的设计要求。
在音频视频驱动芯片中，往往需要可以提供高压摆率的运算放大器来驱动负载大电容，传统B类和AB类运算放大器可以提供很高的压摆率，但也存在一些缺点，如B类运算放大器存在交越失真，AB类运算放大器结构复杂等，而对于传统A类运算放大器，提高摆率往往以增加输出级偏置电流为代价，无法满足低功耗的要求，因此需要对电路进行进一步优化，克服现有技术的缺点。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种摆率增强型运算放大器，用于解决现有技术中两级跨导运算放大器提高摆率是以增加输出级偏置电流为代价，无法满足低功耗要求的问题，以及传统B类运算放大器存在交越失真和传统AB类运算放大器结构复杂的问题。
为实现上述目的及其他相关目的，本发明提供一种摆率增强型运算放大器，其中，所述摆率增强型运算放大器至少包括：
偏置电路，用于提供偏置电流；
第一级电路，连接于所述偏置电路，用于在接入两路输入电压时，对两路输入电压进行比较和第一级放大，以输出第一级放大电压；
第二级电路，分别连接于所述偏置电路和所述第一级电路，用于将所述第一级放大电压进行第二级放大，以输出第二级放大电压，供所述摆率增强型运算放大器驱动负载；
驱动电流调整电路，分别连接于所述偏置电路、所述第一级电路和所述第二级电路，用于在所述摆率增强型运算放大器驱动负载时，根据所述第一级放大电压调整所述摆率增强型运算放大器的驱动电流，以使所述摆率增强型运算放大器的驱动电流大于所述偏置电流，从而增强所述摆率增强型运算放大器的压摆率。
优选地，所述驱动电流调整电路至少包括：
控制电压输出电路，用于在所述摆率增强型运算放大器驱动负载时，根据所述第一级放大电压的大小来输出控制电压；
摆率增强器件，与所述控制电压输出电路连接，用于根据所述控制电压来控制其自身的截止或导通，以调整所述摆率增强型运算放大器的驱动电流，使所述摆率增强型运算放大器的驱动电流大于所述偏置电流，从而增强所述摆率增强型运算放大器的压摆率。
优选地，所述控制电压输出电路至少包括一个NMOS晶体管和一个PMOS晶体管，所述NMOS晶体管的源极接地，所述NMOS晶体管的栅极连接所述偏置电路，所述NMOS晶体管的漏极连接所述PMOS晶体管的漏极，所述PMOS晶体管的源极接入电源电压，所述PMOS晶体管的栅极接入所述第一级放大电压；其中，所述PMOS晶体管的漏极作为所述控制电压输出电路的输出端，以输出控制电压。
优选地，在所述驱动电流调整电路中，通过预先设定所述NMOS晶体管和所述PMOS晶体管的宽长比，来使流过所述NMOS晶体管和流过所述PMOS晶体管的电流相等；其中，所述第一级电路具有同相输入端和反相输入端，两路输入电压分别输入所述同相输入端和所述反相输入端；在所述同相输入端的输入电压大于等于所述反相输入端的输入电压时，所述NMOS晶体管的工作状态处于饱和区，所述PMOS晶体管的工作状态处于线性区；在所述同相输入端的输入电压小于所述反相输入端的输入电压时，所述NMOS晶体管的工作状态处于线性区，所述PMOS晶体管的工作状态处于饱和区。
优选地，所述摆率增强器件为PMOS晶体管或者NMOS晶体管。
优选地，所述偏置电路至少包括：第一NMOS晶体管；所述第一NMOS晶体管的漏极接入偏置参考电流，所述第一NMOS晶体管的漏极与其栅极连接，所述第一NMOS晶体管的源极接地。
优选地，所述第一级电路至少包括：第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管，第一PMOS晶体管以及第二PMOS晶体管；所述第二NMOS晶体管的栅极连接所述第一NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极分别连接所述第三NMOS晶体管和所述第四NMOS晶体管的源极，所述第三NMOS晶体管的漏极连接所述第一PMOS晶体管的漏极，所述第四NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第一PMOS晶体管的漏极还连接其栅极，所述第一PMOS晶体管的栅极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管和所述第二PMOS晶体管的源极均接入电源电压；其中，第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述摆率增强型运算放大器的反相输入端和同相输入端，以接入两路输入电压。
优选地，所述第二级电路至少包括：第五NMOS晶体管，以及第三PMOS晶体管；所述第五NMOS晶体管的栅极连接所述第一NMOS晶体管的栅极，所述第五NMOS晶体管的源极接地，所述第五NMOS晶体管的漏极连接所述第三PMOS晶体管的漏极，所述第三PMOS晶体管的栅极连接所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的源极接入电源电压；其中，所述第三PMOS晶体管的漏极作为所述第二级电路的输出端，以输出第二级放大电压，供所述摆率增强型运算放大器驱动负载。
优选地，所述驱动电流调整电路至少包括：第六NMOS晶体管，第四PMOS晶体管以及第五PMOS晶体管；所述第六NMOS晶体管的栅极连接所述第一NMOS晶体管的栅极，所述第六NMOS晶体管的源极接地，所述第六NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极，所述第四PMOS晶体管的栅极连接所述第二PMOS晶体管的漏极，所述第四PMOS晶体管的源极接入电源电压，所述第五PMOS晶体管的栅极连接所述第四PMOS晶体管的漏极，所述第五PMOS晶体管的漏极接地，所述第五PMOS晶体管的源极连接所述第三PMOS晶体管的漏极。
优选地，在所述驱动电流调整电路中，通过预先设定所述第六NMOS晶体管和所述第四PMOS晶体管的宽长比，使流过所述第六NMOS晶体管和流过所述第四PMOS晶体管的电流相等；其中，在所述同相输入端的输入电压大于等于所述反相输入端的输入电压时，所述第六NMOS晶体管的工作状态处于饱和区，所述第四PMOS晶体管的工作状态处于线性区；在所述同相输入端的输入电压小于所述反相输入端的输入电压时，所述第六NMOS晶体管的工作状态处于线性区，所述第四PMOS晶体管的工作状态处于饱和区。
优选地，所述第一PMOS晶体管的宽长比等于所述第二PMOS晶体管的宽长比，所述第三NMOS晶体管的宽长比等于所述第四NMOS晶体管的宽长比，所述第六NMOS晶体管的宽长比小于所述第二NMOS晶体管的宽长比的一半，所述第四PMOS晶体管的宽长比大于所述第二PMOS晶体管的宽长比。
优选地，所述偏置电路至少包括：第一PMOS晶体管；所述第一PMOS晶体管的漏极接入偏置参考电流，所述第一PMOS晶体管的漏极与其栅极连接，所述第一PMOS晶体管的源极接入电源电压。
优选地，所述第一级电路至少包括：第二PMOS晶体管，第三PMOS晶体管，第四PMOS晶体管，第一NMOS晶体管以及第二NMOS晶体管；所述第二PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极，所述第二PMOS晶体管的源极接入电源电压，所述第二PMOS晶体管的漏极分别连接所述第三PMOS晶体管和所述第四PMOS晶体管的源极，所述第三PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的漏极还连接其栅极，所述第一NMOS晶体管的栅极还连接所述第二NMOS晶体管的栅极，所述第一NMOS晶体管和所述第二NMOS晶体管的源极均接地；其中，第三PMOS晶体管的栅极和所述第四PMOS晶体管的栅极分别作为所述摆率增强型运算放大器的反相输入端和同相输入端，以接入两路输入电压。
优选地，所述第二级电路至少包括：第五PMOS晶体管，以及第三NMOS晶体管；所述第五PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极，所述第五PMOS晶体管的源极接入电源电压，所述第五PMOS晶体管的漏极连接所述第三NMOS晶体管的漏极，所述第三NMOS晶体管的栅极连接所述第二NMOS晶体管的漏极，所述第三NMOS晶体管的源极接地；其中，所述第三NMOS晶体管的漏极作为所述第二级电路的输出端，以输出第二级放大电压，供所述摆率增强型运算放大器驱动负载。
优选地，所述驱动电流调整电路至少包括：第六PMOS晶体管，第四NMOS晶体管以及第五NMOS晶体管；所述第六PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极，所述第六PMOS晶体管的源极接入电源电压，所述第六PMOS晶体管的漏极连接所述第四NMOS晶体管的漏极，所述第四NMOS晶体管的栅极连接所述第二NMOS晶体管的漏极，所述第四NMOS晶体管的源极接地，所述第五NMOS晶体管的栅极连接所述第四NMOS晶体管的漏极，所述第五NMOS晶体管的漏极接入电源电压，所述第五NMOS晶体管的源极连接所述第三NMOS晶体管的漏极。
优选地，在所述驱动电流调整电路中，通过预先设定所述第六PMOS晶体管和所述第四NMOS晶体管的宽长比，使流过所述第六PMOS晶体管和流过所述第四NMOS晶体管的电流相等；其中，在所述同相输入端的输入电压大于等于所述反相输入端的输入电压时，所述第六PMOS晶体管的工作状态处于饱和区，所述第四NMOS晶体管的工作状态处于线性区；在所述同相输入端的输入电压小于所述反相输入端的输入电压时，所述第六PMOS晶体管的工作状态处于线性区，所述第四NMOS晶体管的工作状态处于饱和区。
优选地，所述第一NMOS晶体管的宽长比等于所述第二NMOS晶体管的宽长比，所述第三PMOS晶体管的宽长比等于所述第四PMOS晶体管的宽长比，所述第六PMOS晶体管的宽长比小于所述第二PMOS晶体管的宽长比的一半，所述第四NMOS晶体管的宽长比大于所述第二NMOS晶体管的宽长比。
优选地，所述摆率增强型运算放大器还包括：
频率补偿电路，分别连接于所述第一路电路和所述第二路电路，用于消除自激振荡，以使所述摆率增强型运算放大器的输入输出频率同步。
如上所述，本发明的摆率增强型运算放大器，具有以下有益效果：本发明与现有技术的A类运算放大器相比，其驱动电流的大小并非由输出级的偏置电流所决定，且驱动电流可以远大于偏置电流，无需提高输出级的偏置电流，就可以实现大电容负载下的快速充放电，大大提高了压摆率。另外，本发明采用的摆率增强器件，在静态时处于截止状态，没有静态电流消耗，不会增加静态功耗，能够满足集成电路中低功耗的设计要求。另外，本发明避免了传统B类放大器存在交越失真的问题，而相比于传统AB类放大器，其具有结构简单，静态功耗小的优势。
附图说明
图1(a)显示为本发明现有技术中的B类运算放大器的输出传输曲线图。
图1(b)显示为本发明现有技术中的AB类运算放大器的输出传输曲线图。
图1(c)显示为本发明现有技术中的A类运算放大器的输出传输曲线图。
图2显示为本发明现有技术中的两级跨导运算放大器的电路图。
图3显示为本发明第一实施方式的摆率增强型运算放大器的结构示意框图。
图4显示为本发明第一实施方式的摆率增强型运算放大器中驱动电流调整电路的结构示意框图。
图5显示为本发明第二实施方式的摆率增强型运算放大器的电路图。
图6显示为本发明第二实施方式的摆率增强型运算放大器的仿真电路连接图。
图7显示为本发明第二实施方式的摆率增强型运算放大器中仿真后的建立时间曲线对比图。
图8显示为本发明第三实施方式的摆率增强型运算放大器的电路图。
元件标号说明
1 偏置电路
2 第一级电路
3 第二级电路
4 驱动电流调整电路
41 控制电压输出电路
42 摆率增强器件
5 频率补偿电路
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3和图4，本发明第一实施方式涉及一种摆率增强型运算放大器。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施方式的摆率增强型运算放大器至少包括：偏置电路1，连接于偏置电路1的第一级电路2，分别连接于偏置电路1和第一级电路2的第二级电路3，以及分别连接于偏置电路1、第一级电路2和第二级电路3的驱动电流调整电路4。其中：
对于偏置电路1，其用于分别向第一级电路2、第二级电路3和驱动电流调整电路4提供偏置电流。
对于第一级电路2，其用于在接入两路输入电压时，对两路输入电压进行比较和第一级放大，以输出第一级放大电压。其中，第一级电路2具有两个输入端，即本实施方式的摆率增强型运算放大器的同相输入端和反相输入端，两路输入电压分别输入同相输入端和反相输入端。
对于第二级电路3，其用于将第一级放大电压进行第二级放大，以输出第二级放大电压，供摆率增强型运算放大器驱动负载。其中，第二级放大电压即为本实施方式的摆率增强型运算放大器的输出电压，也即驱动电压。
对于驱动电流调整电路4，其用于在摆率增强型运算放大器驱动负载时，根据第一级放大电压调整摆率增强型运算放大器的驱动电流，以使摆率增强型运算放大器的驱动电流大于偏置电流，从而增强摆率增强型运算放大器的压摆率。
在本实施方式中，如图4所示，驱动电流调整电路4至少包括：控制电压输出电路41，以及与控制电压输出电路41连接的摆率增强器件42。其中：
对于控制电压输出电路41，其用于在摆率增强型运算放大器驱动负载时，根据第一级放大电压的大小来输出控制电压。优选地，控制电压输出电路至少包括一个NMOS晶体管和一个PMOS晶体管，NMOS晶体管的源极接地，NMOS晶体管的栅极连接偏置电路，NMOS晶体管的漏极连接PMOS晶体管的漏极，PMOS晶体管的源极接入电源电压，PMOS晶体管的栅极接入第一级放大电压；其中，PMOS晶体管的漏极作为控制电压输出电路的输出端，以输出控制电压。
并且，在驱动电流调整电路中，通过预先设定NMOS晶体管和PMOS晶体管的宽长比，来使流过NMOS晶体管和流过PMOS晶体管的电流相等，在同相输入端的输入电压大于等于反相输入端的输入电压时，NMOS晶体管的工作状态处于饱和区，PMOS晶体管的工作状态处于线性区；在同相输入端的输入电压小于反相输入端的输入电压时，NMOS晶体管的工作状态处于线性区，PMOS晶体管的工作状态处于饱和区。
对于摆率增强器件42，其用于根据控制电压来控制其自身的截止或导通，以调整摆率增强型运算放大器的驱动电流，使摆率增强型运算放大器的驱动电流大于偏置电流，从而增强摆率增强型运算放大器的压摆率。优选地，摆率增强器件为PMOS晶体管或者NMOS晶体管。
此外，本实施方式的摆率增强型运算放大器还可以包括：频率补偿电路，分别连接于第一路电路和第二路电路，用于消除自激振荡，以使摆率增强型运算放大器的输入输出频率同步。即频率补偿电路就是补偿负载在打开或负载工作在变化的状态下，稳压电源还未及时调整过来时用于补偿频率，既满足负载的要求，同时也能够协助稳压电源的调整；其实质相当于低通滤波器，滤除运算放大器产生的自激振荡信号。作为一个优选的示例，频率补偿电路可以采用RC网络结构。
本实施方式的摆率增强型运算放大器，增加了驱动电流调整电路4，在摆率增强型运算放大器驱动负载时，可以调整摆率增强型运算放大器的驱动电流，使摆率增强型运算放大器的驱动电流大于偏置电流，从而增强摆率增强型运算放大器的压摆率；与现有技术的A类运算放大器相比，其驱动电流的大小并非由输出级的偏置电流所决定，且驱动电流可以远大于偏置电流，无需提高输出级的偏置电流，就可以实现大电容负载下的快速充放电。另外，本实施方式的摆率增强型运算放大器采用的摆率增强器件，在静态时处于截止状态，没有静态电流消耗，不会增加静态功耗，能够满足集成电路中低功耗的设计要求。
请参阅图5，本发明第二实施方式涉及一种摆率增强型运算放大器。本实施方式作为第一实施方式的一个示例性电路，具体结构如下：
偏置电路1至少包括：第一NMOS晶体管M1；第一NMOS晶体管M1的漏极接入偏置参考电流Ibias，第一NMOS晶体管M1的漏极与其栅极连接，第一NMOS晶体管M1的源极接地。
第一级电路2至少包括：第二NMOS晶体管M2，第三NMOS晶体管M3，第四NMOS晶体管M4，第一PMOS晶体管M5以及第二PMOS晶体管M6；第二NMOS晶体管M2的栅极连接第一NMOS晶体管M1的栅极，第二NMOS晶体管M2的源极接地，第二NMOS晶体管M2的漏极分别连接第三NMOS晶体管M3和第四NMOS晶体管M4的源极，第三NMOS晶体管M3的漏极连接第一PMOS晶体管M5的漏极，第四NMOS晶体管M4的漏极连接第二PMOS晶体管M6的漏极，第一PMOS晶体管M5的漏极还连接其栅极，第一PMOS晶体管M5的栅极还连接第二PMOS晶体管M6的栅极，第一PMOS晶体管M5和第二PMOS晶体管M6的源极均接入电源电压VCC；其中，第三NMOS晶体管M3的栅极和第四NMOS晶体管M4的栅极分别作为本实施方式的摆率增强型运算放大器的反相输入端VN和同相输入端VP，以接入两路输入电压。
第二级电路3至少包括：第五NMOS晶体管M7，以及第三PMOS晶体管M8；第五NMOS晶体管M7的栅极连接第一NMOS晶体管M1的栅极，第五NMOS晶体管M7的源极接地，第五NMOS晶体管M7的漏极连接第三PMOS晶体管M8的漏极，第三PMOS晶体管M8的栅极连接第二PMOS晶体管M6的漏极，第三PMOS晶体管M8的源极接入电源电压VCC；其中，第三PMOS晶体管M8的漏极作为第二级电路的输出端，以输出第二级放大电压，供摆率增强型运算放大器驱动负载CL。也就是说，第二级电路的输出端就是本实施方式的摆率增强型运算放大器的输出端VOUT。而负载CL为电容负载。
驱动电流调整电路4至少包括：主要由第六NMOS晶体管M9和第四PMOS晶体管M10组成的控制电压输出电路41，以及主要由第五PMOS晶体管M11组成的摆率增强器件42；第六NMOS晶体管M9的栅极连接第一NMOS晶体管M1的栅极，第六NMOS晶体管M9的源极接地，第六NMOS晶体管M9的漏极连接第四PMOS晶体管M10的漏极，第四PMOS晶体管M10的栅极连接第二PMOS晶体管M6的漏极，第四PMOS晶体管M10的源极接入电源电压，第五PMOS晶体管M11的栅极连接第四PMOS晶体管M10的漏极，第五PMOS晶体管M11的漏极接地，第五PMOS晶体管M11的源极连接第三PMOS晶体管M8的漏极。
需要说明的是，在驱动电流调整电路4中，通过预先设定第六NMOS晶体管M9和第四PMOS晶体管M10的宽长比，使流过第六NMOS晶体管和流过第四PMOS晶体管的电流相等；其中，在同相输入端VP的输入电压大于等于反相输入端VN的输入电压时，第六NMOS晶体管M9的工作状态处于饱和区，第四PMOS晶体管M10的工作状态处于线性区；在同相输入端VP的输入电压小于反相输入端VN的输入电压时，第六NMOS晶体管M9的工作状态处于线性区，第四PMOS晶体管M10的工作状态处于饱和区。
并且，第一PMOS晶体管M5的宽长比等于第二PMOS晶体管M6的宽长比，第三NMOS晶体管M3的宽长比等于第四NMOS晶体管M4的宽长比，即： 另外，第六NMOS晶体管M9的宽长比小于第二NMOS晶体管M2的宽长比的一半，第四PMOS晶体管M10的宽长比大于第二PMOS晶体管M6的宽长比，即：
另外，请继续参阅图5，本实施方式还包括频率补偿电路，该频率补偿电路至少包括：由补偿电阻RC和补偿电容C C组成的RC网络结构。该补偿电阻RC和补偿电容C C起到频率补偿的作用。
在本实施方式中，第一NMOS晶体管M1、第二NMOS晶体管M2和第五NMOS晶体管M7组成电流镜电路，用于为本实施方式的摆率增强型运算放大器提供偏置电流Ibias。由图5可见，第一NMOS晶体管M1将偏置电流Ibias分别镜像到第二NMOS晶体管M2所在的第一级电路和第五NMOS晶体管M7所在的第二级电路。另外，第五PMOS晶体管M11为摆率增强器件，其栅极与第六NMOS晶体管M9和第四PMOS晶体管M10的漏极相连接。
请继续参阅图5，本实施方式的摆率增强型运算放大器，其具体工作原理如下：
(1)两输入端的输入电压相等(VP＝VN)的情况：此时流过第一PMOS晶体管M5和第二PMOS晶体管M6的电流相等，且等于流过第二NMOS晶体管M2电流的一半，即：对于第六NMOS晶体管M9和第四PMOS晶体管M10，流过两者的电流应相等，即：I9＝I10；若两者均处于饱和区或第六NMOS晶体管M9处于线性区，第四PMOS晶体管M10处于饱和区，根据电流镜的关系，均有这与I9＝I10的关系相矛盾，因此必然有第六NMOS晶体管M9处于饱和区，而第四PMOS晶体管M10处于线性区才满足条件，由于第四PMOS晶体管M10处于线性区，使得B点电位被拉高到接近电源电压VCC，第五PMOS晶体管M11处于截止状态，不对输出端Vout进行放电。
(2)同相输入端的输入电压大于反相输入端的输入电压(VP>VN)的情况：此时流过第四NMOS晶体管M4、第二PMOS晶体管M6这一支路的电流大于流过第三NMOS晶体管M3、第一PMOS晶体管M5这一支路的电流，因此有：这使得A点电位降低，第四PMOS晶体管M10进一步偏离饱和区处于深线性状态，因此B点电位仍保持在接近电源电压VCC，第五PMOS晶体管M11处于截止状态，但是由于A点电位降低，流过第三PMOS晶体管M8的电流增大，对电容负载CL进行充电，且该充电电流可以大于流过第五NMOS晶体管M7的偏置电流Ibias，因此该电路有很高的正向压摆率。
(3)同相输入端小于反相输入端(VP<VN)的情况：此时流过第四NMOS晶体管M4、第二PMOS晶体管M6这一支路的电流小于流过第三NMOS晶体管M3、第一PMOS晶体管M5这一支路的电流，因此有：这使得A点电位升高，并且由于预先合理地设置了第六NMOS晶体管M9和第四PMOS晶体管M10的宽长比，可以使得在此状态下第四PMOS晶体管M10进入饱和区，而第六NMOS晶体管M9进入线性区，此时B点电位被拉到接近于地，第五PMOS晶体管M11被打开，为输出端Vout提供了一个大的放电电流，因此该电路有很高的负向压摆率。
需要说明的是，在上述第(1)和(2)种情况下，第五PMOS晶体管M11在静态时处于截止状态，没有静态电流消耗，不会增加静态功耗，能够满足集成电路中低功耗的设计要求。
接着，利用仿真工具分别对如图2所示的传统两级跨到运算放大器和如图5所示的本实施方式所涉及的摆率增强型运算放大器进行电路仿真，并且两个电路的第二级偏置电流(即流过第五NMOS晶体管M7的电流)相等。为了对两者的压摆率进行对比，将两个运算放大器连接成单位增益缓冲器的形式，具体连接关系如图6所示，其中CL为负载电容，输入信号为周期阶跃信号。
如图7所示为仿真后得到的不同电容负载下，两种运算放大器电路的建立时间曲线对比图，建立时间(Settling Time)通常指运算放大器输出电压达到某一特定值范围所需的时间。其中，without enhancement曲线为如图2所示的传统两级跨导运算放大器的建立时间曲线，with enhancement曲线为如图5所示的本实施方式所涉及的的摆率增强型运算放大器的建立时间曲线。由图7可见，本实施方式所涉及的摆率增强型运算放大器，其建立时间远小于传统两级跨导运算放大器；且随着负载电容的增加，建立时间增长速度很慢，而传统两级跨导运算放大器的建立之间呈线性快速增长。由于建立时间与压摆率成反比的关系，因此可以得出结论，本实施方式所涉及的摆率增强型运算放大器具有很大的压摆率，相比于传统两级跨导运算放大器，改进效果非常明显。
请参阅图8，本发明第三实施方式涉及一种摆率增强型运算放大器。本实施方式作为第一实施方式的另一个示例性电路，与本发明第二实施方式的结构相似，区别之处在于：本实施方式中的各个晶体管M1'～M11'的类型均与本发明第二实施方式中的各个晶体管M1～M11相反。如图8所示，本实施方式的摆率增强型运算放大器的具体结构如下：
偏置电路至少包括：第一PMOS晶体管M1'；第一PMOS晶体管M1'的漏极接入偏置参考电流Ibias，第一PMOS晶体管M1'的漏极与其栅极连接，第一PMOS晶体管M1'的源极接入电源电压VCC。
第一级电路2至少包括：第二PMOS晶体管M2'，第三PMOS晶体管M3'，第四PMOS晶体管M4'，第一NMOS晶体管M5'以及第二NMOS晶体管M6'；第二PMOS晶体管M2'的栅极连接第一PMOS晶体管M1'的栅极，第二PMOS晶体管M2'的源极接入电源电压VCC，第二PMOS晶体管M2'的漏极分别连接第三PMOS晶体管M3'和第四PMOS晶体管M4'的源极，第三PMOS晶体管M3'的漏极连接第一NMOS晶体管M5'的漏极，第四PMOS晶体管M4'的漏极连接第二NMOS晶体管M6'的漏极，第一NMOS晶体管M5'的漏极还连接其栅极，第一NMOS晶体管M5'的栅极还连接第二NMOS晶体管M6'的栅极，第一NMOS晶体管M5'和第二NMOS晶体管M6'的源极均接地；其中，第三PMOS晶体管M3'的栅极和第四PMOS晶体管M4'的栅极分别作为摆率增强型运算放大器的反相输入端VN和同相输入端VP，以接入两路输入电压。
第二级电路3至少包括：第五PMOS晶体管M7'，以及第三NMOS晶体管M8'；第五PMOS晶体管M7'的栅极连接第一PMOS晶体管M1'的栅极，第五PMOS晶体管M7'的源极接入电源电压，第五PMOS晶体管M7'的漏极连接第三NMOS晶体管M8'的漏极，第三NMOS晶体管M8'的栅极连接第二NMOS晶体管M6'的漏极，第三NMOS晶体管M8'的源极接地；其中，第三NMOS晶体管M8'的漏极作为第二级电路的输出端，以输出第二级放大电压，供摆率增强型运算放大器驱动负载CL。也就是说，第二级电路的输出端就是本实施方式的摆率增强型运算放大器的输出端VOUT。而负载CL为电容负载。
驱动电流调整电路4至少包括：主要由第六PMOS晶体管M9'和第四NMOS晶体管M10'组成的控制电压输出电路41，以及主要由第五NMOS晶体管M11'组成的摆率增强器件42；第六PMOS晶体管M9'的栅极连接第一PMOS晶体管M1'的栅极，第六PMOS晶体管M9'的源极接入电源电压VCC，第六PMOS晶体管M9'的漏极连接第四NMOS晶体管M10'的漏极，第四NMOS晶体管M10'的栅极连接第二NMOS晶体管M6'的漏极，第四NMOS晶体管M10'的源极接地，第五NMOS晶体管M11'的栅极连接第四NMOS晶体管M10'的漏极，第五NMOS晶体管M11'的漏极接入电源电压VCC，第五NMOS晶体管M11'的源极连接第三NMOS晶体管M8'的漏极。
需要说明的是，在驱动电流调整电路4中，通过预先设定第六PMOS晶体管M9'和第四NMOS晶体管M10'的宽长比，使流过第六PMOS晶体管M9'和流过第四NMOS晶体管M10'的电流相等；其中，在同相输入端VP的输入电压大于等于反相输入端VN的输入电压时，第六PMOS晶体管M9'的工作状态处于饱和区，第四NMOS晶体管M10'的工作状态处于线性区；在同相输入端VP的输入电压小于反相输入端VN的输入电压时，第六PMOS晶体管M9'的工作状态处于线性区，第四NMOS晶体管M10'的工作状态处于饱和区。
并且，第一NMOS晶体管M5'的宽长比等于第二NMOS晶体管M6'的宽长比，第三PMOS晶体管M3'的宽长比等于第四PMOS晶体管M4'的宽长比，即： 另外，第六PMOS晶体管M9'的宽长比小于第二PMOS晶体管M2'的宽长比的一半，第四NMOS晶体管M10'的宽长比大于第二NMOS晶体管M6'的宽长比，即：
本实施方式的摆率增强型运算放大器，其具体工作原理与本发明第二实施方式相似，其仿真结果也与本发明第二实施方式相似，在此不做赘述。因此，本实施方式所涉及的摆率增强型运算放大器同样具有很大的压摆率，相比于传统两级跨导运算放大器，改进效果非常明显。
综上所述，本发明与现有技术的A类运算放大器相比，其驱动电流的大小并非由输出级的偏置电流所决定，且驱动电流可以远大于偏置电流，无需提高输出级的偏置电流，就可以实现大电容负载下的快速充放电，大大提高了压摆率。另外，本发明采用的摆率增强器件，在静态时处于截止状态，没有静态电流消耗，不会增加静态功耗，能够满足集成电路中低功耗的设计要求。另外，本发明避免了传统B类放大器存在交越失真的问题，而相比于传统AB类放大器，其具有结构简单，静态功耗小的优势。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (18)

1.一种摆率增强型运算放大器，其特征在于，所述摆率增强型运算放大器至少包括：
偏置电路，用于提供偏置电流；
第一级电路，连接于所述偏置电路，用于在接入两路输入电压时，对两路输入电压进行比较和第一级放大，以输出第一级放大电压；
第二级电路，分别连接于所述偏置电路和所述第一级电路，用于将所述第一级放大电压进行第二级放大，以输出第二级放大电压，供所述摆率增强型运算放大器驱动负载；
驱动电流调整电路，分别连接于所述偏置电路、所述第一级电路和所述第二级电路，用于在所述摆率增强型运算放大器驱动负载时，根据所述第一级放大电压调整所述摆率增强型运算放大器的驱动电流，以使所述摆率增强型运算放大器的驱动电流大于所述偏置电流，从而增强所述摆率增强型运算放大器的压摆率。
2.根据权利要求1所述的摆率增强型运算放大器，其特征在于，所述驱动电流调整电路至少包括：
控制电压输出电路，用于在所述摆率增强型运算放大器驱动负载时，根据所述第一级放大电压的大小来输出控制电压；
摆率增强器件，与所述控制电压输出电路连接，用于根据所述控制电压来控制其自身的截止或导通，以调整所述摆率增强型运算放大器的驱动电流，使所述摆率增强型运算放大器的驱动电流大于所述偏置电流，从而增强所述摆率增强型运算放大器的压摆率。
3.根据权利要求2所述的摆率增强型运算放大器，其特征在于，所述控制电压输出电路至少包括一个NMOS晶体管和一个PMOS晶体管，所述NMOS晶体管的源极接地，所述NMOS晶体管的栅极连接所述偏置电路，所述NMOS晶体管的漏极连接所述PMOS晶体管的漏极，所述PMOS晶体管的源极接入电源电压，所述PMOS晶体管的栅极接入所述第一级放大电压；其中，所述PMOS晶体管的漏极作为所述控制电压输出电路的输出端，以输出控制电压。
4.根据权利要求3所述的摆率增强型运算放大器，其特征在于，在所述驱动电流调整电路中，通过预先设定所述NMOS晶体管和所述PMOS晶体管的宽长比，来使流过所述NMOS晶体管和流过所述PMOS晶体管的电流相等；其中，所述第一级电路具有同相输入端和反相输入端，两路输入电压分别输入所述同相输入端和所述反相输入端；在所述同相输入端的输入电压大于等于所述反相输入端的输入电压时，所述NMOS晶体管的工作状态处于饱和区，所述PMOS晶体管的工作状态处于线性区；在所述同相输入端的输入电压小于所述反相输入端的输入电压时，所述NMOS晶体管的工作状态处于线性区，所述PMOS晶体管的工作状态处于饱和区。
5.根据权利要求2所述的摆率增强型运算放大器，其特征在于，所述摆率增强器件为PMOS晶体管或者NMOS晶体管。
6.根据权利要求1所述的摆率增强型运算放大器，其特征在于，所述偏置电路至少包括：第一NMOS晶体管；所述第一NMOS晶体管的漏极接入偏置参考电流，所述第一NMOS晶体管的漏极与其栅极连接，所述第一NMOS晶体管的源极接地。
7.根据权利要求6所述的摆率增强型运算放大器，其特征在于，所述第一级电路至少包括：第二NMOS晶体管，第三NMOS晶体管，第四NMOS晶体管，第一PMOS晶体管以及第二PMOS晶体管；所述第二NMOS晶体管的栅极连接所述第一NMOS晶体管的栅极，所述第二NMOS晶体管的源极接地，所述第二NMOS晶体管的漏极分别连接所述第三NMOS晶体管和所述第四NMOS晶体管的源极，所述第三NMOS晶体管的漏极连接所述第一PMOS晶体管的漏极，所述第四NMOS晶体管的漏极连接所述第二PMOS晶体管的漏极，所述第一PMOS晶体管的漏极还连接其栅极，所述第一PMOS晶体管的栅极还连接所述第二PMOS晶体管的栅极，所述第一PMOS晶体管和所述第二PMOS晶体管的源极均接入电源电压；其中，第三NMOS晶体管的栅极和所述第四NMOS晶体管的栅极分别作为所述摆率增强型运算放大器的反相输入端和同相输入端，以接入两路输入电压。
8.根据权利要求7所述的摆率增强型运算放大器，其特征在于，所述第二级电路至少包括：第五NMOS晶体管，以及第三PMOS晶体管；所述第五NMOS晶体管的栅极连接所述第一NMOS晶体管的栅极，所述第五NMOS晶体管的源极接地，所述第五NMOS晶体管的漏极连接所述第三PMOS晶体管的漏极，所述第三PMOS晶体管的栅极连接所述第二PMOS晶体管的漏极，所述第三PMOS晶体管的源极接入电源电压；其中，所述第三PMOS晶体管的漏极作为所述第二级电路的输出端，以输出第二级放大电压，供所述摆率增强型运算放大器驱动负载。
9.根据权利要求8所述的摆率增强型运算放大器，其特征在于，所述驱动电流调整电路至少包括：第六NMOS晶体管，第四PMOS晶体管以及第五PMOS晶体管；所述第六NMOS晶体管的栅极连接所述第一NMOS晶体管的栅极，所述第六NMOS晶体管的源极接地，所述第六NMOS晶体管的漏极连接所述第四PMOS晶体管的漏极，所述第四PMOS晶体管的栅极连接所述第二PMOS晶体管的漏极，所述第四PMOS晶体管的源极接入电源电压，所述第五PMOS晶体管的栅极连接所述第四PMOS晶体管的漏极，所述第五PMOS晶体管的漏极接地，所述第五PMOS晶体管的源极连接所述第三PMOS晶体管的漏极。
10.根据权利要求9所述的摆率增强型运算放大器，其特征在于，在所述驱动电流调整电路中，通过预先设定所述第六NMOS晶体管和所述第四PMOS晶体管的宽长比，使流过所述第六NMOS晶体管和流过所述第四PMOS晶体管的电流相等；其中，在所述同相输入端的输入电压大于等于所述反相输入端的输入电压时，所述第六NMOS晶体管的工作状态处于饱和区，所述第四PMOS晶体管的工作状态处于线性区；在所述同相输入端的输入电压小于所述反相输入端的输入电压时，所述第六NMOS晶体管的工作状态处于线性区，所述第四PMOS晶体管的工作状态处于饱和区。
11.根据权利要求10所述的摆率增强型运算放大器，其特征在于，所述第一PMOS晶体管的宽长比等于所述第二PMOS晶体管的宽长比，所述第三NMOS晶体管的宽长比等于所述第四NMOS晶体管的宽长比，所述第六NMOS晶体管的宽长比小于所述第二NMOS晶体管的宽长比的一半，所述第四PMOS晶体管的宽长比大于所述第二PMOS晶体管的宽长比。
12.根据权利要求1所述的摆率增强型运算放大器，其特征在于，所述偏置电路至少包括：第一PMOS晶体管；所述第一PMOS晶体管的漏极接入偏置参考电流，所述第一PMOS晶体管的漏极与其栅极连接，所述第一PMOS晶体管的源极接入电源电压。
13.根据权利要求12所述的摆率增强型运算放大器，其特征在于，所述第一级电路至少包括：第二PMOS晶体管，第三PMOS晶体管，第四PMOS晶体管，第一NMOS晶体管以及第二NMOS晶体管；所述第二PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极，所述第二PMOS晶体管的源极接入电源电压，所述第二PMOS晶体管的漏极分别连接所述第三PMOS晶体管和所述第四PMOS晶体管的源极，所述第三PMOS晶体管的漏极连接所述第一NMOS晶体管的漏极，所述第四PMOS晶体管的漏极连接所述第二NMOS晶体管的漏极，所述第一NMOS晶体管的漏极还连接其栅极，所述第一NMOS晶体管的栅极还连接所述第二NMOS晶体管的栅极，所述第一NMOS晶体管和所述第二NMOS晶体管的源极均接地；其中，第三PMOS晶体管的栅极和所述第四PMOS晶体管的栅极分别作为所述摆率增强型运算放大器的反相输入端和同相输入端，以接入两路输入电压。
14.根据权利要求13所述的摆率增强型运算放大器，其特征在于，所述第二级电路至少包括：第五PMOS晶体管，以及第三NMOS晶体管；所述第五PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极，所述第五PMOS晶体管的源极接入电源电压，所述第五PMOS晶体管的漏极连接所述第三NMOS晶体管的漏极，所述第三NMOS晶体管的栅极连接所述第二NMOS晶体管的漏极，所述第三NMOS晶体管的源极接地；其中，所述第三NMOS晶体管的漏极作为所述第二级电路的输出端，以输出第二级放大电压，供所述摆率增强型运算放大器驱动负载。
15.根据权利要求14所述的摆率增强型运算放大器，其特征在于，所述驱动电流调整电路至少包括：第六PMOS晶体管，第四NMOS晶体管以及第五NMOS晶体管；所述第六PMOS晶体管的栅极连接所述第一PMOS晶体管的栅极，所述第六PMOS晶体管的源极接入电源电压，所述第六PMOS晶体管的漏极连接所述第四NMOS晶体管的漏极，所述第四NMOS晶体管的栅极连接所述第二NMOS晶体管的漏极，所述第四NMOS晶体管的源极接地，所述第五NMOS晶体管的栅极连接所述第四NMOS晶体管的漏极，所述第五NMOS晶体管的漏极接入电源电压，所述第五NMOS晶体管的源极连接所述第三NMOS晶体管的漏极。
16.根据权利要求15所述的摆率增强型运算放大器，其特征在于，在所述驱动电流调整电路中，通过预先设定所述第六PMOS晶体管和所述第四NMOS晶体管的宽长比，使流过所述第六PMOS晶体管和流过所述第四NMOS晶体管的电流相等；其中，在所述同相输入端的输入电压大于等于所述反相输入端的输入电压时，所述第六PMOS晶体管的工作状态处于饱和区，所述第四NMOS晶体管的工作状态处于线性区；在所述同相输入端的输入电压小于所述反相输入端的输入电压时，所述第六PMOS晶体管的工作状态处于线性区，所述第四NMOS晶体管的工作状态处于饱和区。
17.根据权利要求16所述的摆率增强型运算放大器，其特征在于，所述第一NMOS晶体管的宽长比等于所述第二NMOS晶体管的宽长比，所述第三PMOS晶体管的宽长比等于所述第四PMOS晶体管的宽长比，所述第六PMOS晶体管的宽长比小于所述第二PMOS晶体管的宽长比的一半，所述第四NMOS晶体管的宽长比大于所述第二NMOS晶体管的宽长比。
18.根据权利要求1所述的摆率增强型运算放大器，其特征在于，所述摆率增强型运算放大器还包括：
频率补偿电路，分别连接于所述第一路电路和所述第二路电路，用于消除自激振荡，以使所述摆率增强型运算放大器的输入输出频率同步。
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