CN111261113A - 显示面板、显示装置 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种显示面板、显示装置，该显示面板包括多个位于同一像素行的像素驱动电路、多条数据线、多条栅线。多条数据线分别与多个所述像素驱动电路一一对应连接，多条栅线分别与多个所述像素驱动电路一一对应连接；其中，在所述像素驱动电路所在像素行的扫描时段内，多条所述数据线用于分别在不同时段向与其连接的像素驱动电路输入数据信号，多条所述栅线用于分别在不同时段向与其连接的像素驱动电路输入导通信号；且连接同一所述像素驱动电路的所述数据线和栅线在同一时段分别向该像素驱动电路输入所述数据信号和所述导通信号。该显示面板的显示效果较好。

Description

显示面板、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种显示面板、显示装置。

背景技术

显示面板通常采用逐行扫描的方式驱动像素单元。在一行像素单元扫描时段中，多条数据线通常同时提供数据信号，以实现该行像素单元同时写入数据信号。然而，在一些特殊的情况下，在一行像素单元扫描时段中，数据线需要分时向该行像素单元写入数据信号。该分时写入数据信号的方式会造成像素单元实际显示的灰阶与目标显示灰阶不一致。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种显示面板、显示装置。该显示面板能够解决相关技术中像素单元实际显示的灰阶与目标显示灰阶不一致。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种显示面板，该显示面板包括：多个位于同一像素行的像素驱动电路、多条数据线、多条栅线。多条数据线分别与多个所述像素驱动电路一一对应连接，多条栅线分别与多个所述像素驱动电路一一对应连接；其中，在所述像素驱动电路所在像素行的扫描时段内，多条所述数据线用于分别在不同时段向与其连接的像素驱动电路输入数据信号，多条所述栅线用于分别在不同时段向与其连接的像素驱动电路输入导通信号；且连接同一所述像素驱动电路的所述数据线和栅线在同一时段分别向该像素驱动电路输入所述数据信号和所述导通信号。

本发明的一种示例性实施例中，多个像素驱动电路包括位于同一像素行的第一像素驱动电路和第二像素驱动电路；多条数据线包括第一数据线和第二数据线，所述第一数据线连接所述第一像素驱动电路，所述第二数据线连接所述第二像素驱动电路；多条栅线包括第一栅线和第二栅线，所述第一栅线连接所述第一像素驱动电路，所述第二栅线连接所述第二像素驱动电路；其中，在所述第一像素驱动电路所在像素行的扫描时段，所述第一数据线用于在第一时段输出第一数据信号，所述第二数据线用于在第二时段输出第二数据信号，所述第一栅线用于在所述第一时段输出导通信号，所述第二栅线用于在所述第二时段输出导通信号；所述第一时段和所述第二时段位于所述第一像素驱动电路所在像素行的扫描时段，且所述第一时段和所述第二时段位于不同的时段。

本发明的一种示例性实施例中，所述显示面板还包括源极驱动电路、数据选择电路，源极驱动电路包括数据输出端，所述数据输出端用于在所述第一时段输出所述第一数据信号，在所述第二时段输出所述第二数据信号；数据选择电路连接所述数据输出端、第一数据线、第二数据线，用于在所述第一时段导通所述数据输出端和所述第一数据线，在所述第二时段导通所述数据输出端和所述第二数据线。

本发明的一种示例性实施例中，所述数据选择电路包括：第一开关单元、第二开关单元，第一开关单元连接所述数据输出端、第一数据线、第一控制信号端，用于响应所述第一控制信号端的信号导通所述数据输出端和所述第一数据线；第二开关单元连接所述数据输出端、第二数据线、第二控制信号端，用于响应所述第二控制信号端的信号导通所述数据输出端和所述第二数据线。

本发明的一种示例性实施例中，所述显示面板还包括：柔性线路板，柔性线路板集成有数据引线，且所述源极驱动电路集成于所述柔性线路板，所述数据输出端通过所述数据引线与所述数据选择电路连接。

本发明的一种示例性实施例中，每一行像素单元包括多个像素驱动电路组，所述像素驱动电路组包括所述第一像素驱动电路和所述第二驱动电路；所述显示面板还包括多个数据线组，所述数据线组与所述像素驱动电路组一一对应设置，所述数据线组包括所述第一数据线和所述第二数据线，所述第一数据线连接与其对应的所述第一像素驱动电路，所述第二数据线连接与其对应的所述第二像素驱动电路；所述源极驱动电路包括多个所述数据输出端，所述数据输出端与所述数据线组一一对应设置，所述数据输出端连接与其对应的所述第一数据线和所述第二数据线；所述显示面板还包括多个栅线组，每个所述栅线组与至少一行像素单元对应设置，所述栅线组包括所述第一栅线和所述第二栅线，所述第一栅线连接与其对应像素单元中的所述第一像素驱动电路，所述第二栅线连接与其对应像素单元中的所述第二像素驱动电路。

本发明的一种示例性实施例中，所述显示面板还包括栅极驱动电路，所述栅极驱动电路包括：多个级联的移位寄存器单元、多个第三开关单元、多个第四开关单元、多个第五开关单元、多个第六开关单元，所述移位寄存器单元与所述栅线组一一对应设置，每个所述移位寄存器单元包括第一输出端和第二输出端，所述第一输出端和所述第二输出端的电平逻辑相反；第三开关单元与所述移位寄存器单元一一对应设置，第三开关单元的第一端连接第一时钟信号端，第二端连接第三输出端，控制端连接所述第一输出端，用于响应所述第一输出端的信号以导通所述第一时钟信号端和第三输出端；第四开关单元与所述移位寄存器单元一一对应设置，第四开关单元的第一端连接第二时钟信号端，第二端连接第四输出端，控制端连接所述第一输出端，用于响应所述第一输出端的信号以导通所述第二时钟信号端和第四输出端；第五开关单元与所述移位寄存器单元一一对应设置，第五开关单元的第一端连接电源端，第二端连接第三输出端，控制端连接所述第二输出端，用于响应所述第二输出端的信号以导通所述电源端和第三输出端；第六开关单元与所述移位寄存器单元一一对应设置，第六开关单元的第一端连接电源端，第二端连接第四输出端，控制端连接所述第二输出端，用于响应所述第二输出端的信号以导通所述电源端和第四输出端；其中，所述移位寄存器单元的第三输出端连接与其对应的所述第一栅线，所述移位寄存器单元的第四输出端连接与其对应的所述第二栅线。

本发明的一种示例性实施例中，连接于同一所述数据输出端的第一像素驱动电路和第二像素驱动电路位于同一颜色的子像素单元。

本发明的一种示例性实施例中，所述第一开关单元包括第一开关晶体管，第一开关晶体管的栅极连接所述第一控制信号端，第一极连接所述数据输出端，第二极连接所述第一数据线；第二开关单元包括第二开关晶体管，第二开关晶体管的栅极连接所述第二控制信号端，第一极连接所述数据输出端，第二极连接所述第二数据线。

本发明的一种示例性实施例中，所述像素驱动电路包括：第七开关晶体管、第八开关晶体管、第九开关晶体管、驱动晶体管、电容、发光单元。第七开关晶体管的栅极连接第三控制信号端，第一极连接参考电压端，第二极连接第一节点；第八开关晶体管的栅极连接栅极驱动信号端，第一极连接数据信号端，第二极连接所述第一节点；第九开关晶体管的栅极连接第四控制信号端，第一极连接初始化信号端，第二极连接第二节点；驱动晶体管的栅极连接所述第一节点，第一极连接第一电源端，第二极连接所述第二节点；电容连接于所述第一节点和第二节点之间；发光单元连接于所述第二节点和第二电源端之间；其中所述栅极驱动信号端用于与所述栅线连接，所述数据信号端用于与所述数据线连接。

根据本发明的一个方面，提供一种显示装置，该显示装置包括上述的显示面板。

本公开提供一种显示面板、显示装置，该显示面板包括：多个像素驱动电路、多条数据线、多条栅线。多个像素驱动电路包括位于同一像素行的第一像素驱动电路和第二像素驱动电路；多条数据线包括第一数据线和第二数据线，所述第一数据线连接所述第一像素驱动电路，所述第二数据线连接所述第二像素驱动电路；多条栅线包括第一栅线和第二栅线，所述第一栅线连接所述第一像素驱动电路，所述第二栅线连接所述第二像素驱动电路；其中，在所述第一像素驱动电路所在像素行的扫描时段，所述第一数据线用于在第一时段输出第一数据信号，所述第二数据线用于在第二时段输出第二数据信号，所述第一栅线用于在所述第一时段输出导通信号，所述第二栅线用于在所述第二时段输出导通信号；所述第一时段和所述第二时段位于所述第一像素驱动电路所在像素行的扫描时段，且所述第一时段和所述第二时段位于不同的时段。该显示面板能够解决相关技术中像素单元实际显示的灰阶与目标显示灰阶不一致的技术问题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开显示面板一种示例性实施例的结构示意图；

图2为本公开像素驱动电路一种示例性实施例的结构示意图；

图3为本公开显示面板另一种示例性实施例的结构示意图；

图4为图3中显示面板一种示例性实施例中各节点的时序图；

图5为本公开显示面板一种示例性实施例的结构示意图；

图6为图5中显示面板一种示例性实施例中各节点的时序图；

图7为本公开显示面板另一种示例性实施例的结构示意图；

图8为本公开显示面板另一种示例性实施例的结构示意图；

图9为图7中显示面板一种示例性实施例中各节点的时序图；

图10为本公开显示面板另一种示例性实施例的结构示意图；

图11为本公开显示面板另一种示例性实施例的结构示意图；

图12为图11所示显示面板中节点的时序图；

图13为本公开显示面板一种示例性实施例中栅极驱动电路的结构示意图；

图14为图13所示移位寄存器单元中节点的时序图；

图15为图13中移位寄存器单元一种示例性实施例的结构示意图；

图16为图15中移位寄存器单元一种示例性实施例中部分节点的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为本公开显示面板一种示例性实施例的结构示意图，该显示面板可以包括阵列基板11、附晶薄膜12、源极驱动电路13，数据选择电路15。源极驱动电路13集成于附晶薄膜12上，附晶薄膜12通过引脚14与阵列基板11绑定。源极驱动电路13的数据输出端通过集成于附晶薄膜12的数据引线121与阵列基板上的数据线连接。数据选择电路15可以设置于数据线和数据引线121之间，且集成于阵列基板上。数据选择电路15的输入端可以与一条数据引线121连接，数据选择电路15的输出端可以与第一数据线111和第二数据线112连接，第一数据线111和第二数据线112分别连接一列像素单元。在一个像素行扫描时段内，源极驱动电路在第一时段和第二时段分别向条数据引线121输出第一数据信号和第二数据信号，数据选择电路15在第一时段将数据引线121上的第一数据信号传输到第一数据线111，在第二时段将数据引线121上的第二数据信号传输到第二数据线112。本公开提供的显示面板可以减少附晶薄膜12上数据引线121的条数。应该理解的是，在其他示例性实施例中，在一个像素行扫描时段内，源极驱动电路的一个输出端还可以在多个不同时间段依次输出数据信号，例如，源极驱动电路的一个输出端还可以在三个不同时间段依次输出数据信号，相应的，数据选择电路可以连接三条数据线，数据选择电路可以分别在该三个不同时段将源极驱动电路数据输出端的信号传输到不同的数据线。

如图2所示，为本公开像素驱动电路一种示例性实施例的结构示意图。所述像素驱动电路包括：第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9、驱动晶体管DT、电容C、发光单元OLED。第七开关晶体管T7的栅极连接第三控制信号端CN3，第一极连接参考电压端Vrf，第二极连接第一节点N1；第八开关晶体管T8的栅极连接栅极驱动信号端Gate，第一极连接数据信号端Data，第二极连接所述第一节点N1；第九开关晶体管T9的栅极连接第四控制信号端CN4，第一极连接初始化信号端Vini，第二极连接第二节点N2；驱动晶体管DT的栅极连接所述第一节点N1，第一极连接第一电源端VDD，第二极连接所述第二节点N1；电容C连接于所述第一节点N1和第二节点N2之间；发光单元OLED连接于所述第二节点N2和第二电源端VSS之间。

如图3所示，为本公开显示面板另一种示例性实施例的结构示意图。该显示面板可以包括位于同一像素行的第一像素驱动电路1和第二像素驱动电路2、第一数据线31和第二数据线32，栅线4。所述第一数据线31连接所述第一像素驱动电路1，所述第二数据线32连接所述第二像素驱动电路2；栅线4同时连接第一像素驱动电路1和第二像素驱动电路2。其中，第一数据线31和第二数据线32可以与上述显示面板中同一数据引线121连接。因此，第一数据线31和第二数据线32可以分别在第一时段和第二时段输出数据信号。应该理解的是，显示面板的一行像素单元可以包括多个第一像素驱动电路和多个第二像素驱动电路。

如图4所示，为图3中显示面板一种示例性实施例中各节点的时序图。其中，Gate为栅线4的时序图，CN3为各个像素驱动电路中第三控制信号端CN3的时序图，CN4为各个像素驱动电路中第四控制信号端CN4的时序图，Data1为第一数据线31的时序图，Data2第二数据线32的时序图，N11为第一像素驱动电路1中第一节点的时序图，N12为第二像素驱动电路中第一节点的时序图，N21为第一像素驱动电路中第二节点的时序图，N22为第二像素驱动电路中第二节点的时序图。在该显示面板中，一行像素单元的驱动时段可以包括四个阶段，在第一阶段T1：位于同一行的各个像素驱动电路的第三控制信号端CN3、第四控制信号端CN4为高电平，各个像素驱动电路中的第七开关晶体管T7、第九开关晶体管T9导通，参考电压端Vrf向第一节点N1输入参考电压，初始化信号端Vini向第二节点输入初始化信号。在第二阶段T2：第一像素驱动电路1、第二像素驱动电路2中的第三控制信号端CN3为高电平，第一节点N1电位持续为参考电压，该参考电压与初始化信号的电压差大于驱动晶体管DT的阈值电压，因此，该驱动晶体管DT在第二阶段开始时首先导通，在第二阶段T2，第二节点N2在第一电源端VDD作用下电压持续上升，直到驱动晶体管DT的栅极和第二节点之间的电压差等于该驱动晶体管DT的阈值电压，此时驱动晶体管DT关断，即将驱动晶体管DT的阈值电压写入了第一节点，以实现该像素驱动电路的内部补偿。在第三阶段：栅线4输入导通电平，同时第一数据线31输入数据信号，像素驱动电路1、2中的第八晶体管T8均导通，第一数据线31输出的数据信号写入像素驱动电路1中的第一节点N1，并存储于其电容C中。在第四阶段T4：栅线4持续输入导通电平，第二数据线32输入数据信号，第一像素驱动电路1、第二像素驱动电路2中的第八晶体管T8均导通，第二数据线32输出的数据信号写入第二像素驱动电路2的第一节点N1，并存储于其电容C中，同时，第一像素驱动电路中的驱动晶体管导通，第一电源端VDD通过该驱动晶体管向第一像素驱动电路中的第二节点充电。然而，在第四阶段T4，像素驱动电路1中的第八晶体管T8持续导通，数据线31上的寄生电容持续向第一节点充电，从而使得在第四阶段T4，像素驱动电路1中的第一节点N1电压无法与第二节点N2电压在电容C自举作用下同步上升，导致驱动晶体管DT的源漏电压差小于第一数据线输出的数据信号电压。因此，该第一像素驱动电路1的实际发光亮度略小于目标发光亮度。同时，第二像素驱动电路2不会存在上述问题，在第四阶段T4结束后，第二像素驱动电路2中的第八晶体管T8会直接关断，第二像素驱动电路2中第一节点N1电压会与第二节点N2电压在电容C自举作用下同步上升。如图4所示，由于第一像素驱动电路中驱动晶体管导通时段早于第二像素驱动电路中驱动晶体管的导通时段，第一像素驱动电路中第二节点的电压上升时间可以延伸至时间段T5，第二像素驱动电路中第二节点的电压上升时间可以延伸至时间段T6。因此，第一像素驱动电路中的第一节点可以在T5时间段与第二节点电压同步上升，第二像素驱动电路中的第一节点可以在T5、T6时间段与第二节点电压同步上升。显然在相同数据信号驱动下，第一像素驱动电路中第一节点在发光阶段的电压小于第二像素驱动电路中第一节点在发光阶段的电压，即第一像素驱动电路在发光阶段源漏极的压差小于第二像素驱动电路在发光阶段源漏极的压差。从而，导致第一像素驱动电路1和第二像素驱动电路2在相同数据信号驱动下无法达到相同的发光亮度。

基于此，本示例性实施例提供一种显示面板，如图5、6所示，图5为本公开显示面板一种示例性实施例的结构示意图，图6为图5中显示面板一种示例性实施例中各节点的时序图。该显示面板可以包括：多个像素驱动电路、多条数据线、多条栅线。多个像素驱动电路包括位于同一像素行的第一像素驱动电路1和第二像素驱动电路2；多条数据线包括第一数据线31和第二数据线32，所述第一数据线31连接所述第一像素驱动电路1，所述第二数据线32连接所述第二像素驱动电路2；多条栅线包括第一栅线41和第二栅线42，所述第一栅线41连接所述第一像素驱动电路1，所述第二栅线42连接所述第二像素驱动电路2；其中，在所述第一像素驱动电路1所在像素行的扫描时段，所述第一数据线31用于在第一时段(即T3时段)输出第一数据信号，所述第二数据线32用于在第二时段(即T4时段)输出第二数据信号，所述第一栅线41用于在所述第一时段输出导通信号，所述第二栅线42用于在所述第二时段输出导通信号；所述第一时段和所述第二时段位于所述第一像素驱动电路所在像素行的扫描时段，且所述第一时段和所述第二时段位于不同的时段。

如图6所示，Gate1为栅线41的时序图，Gate2为栅线42的时序图，CN3为同一行像素驱动电路中第三控制信号端CN3的时序图，CN4为同一行像素驱动电路中第四控制信号端CN4的时序图，Data1为第一数据线31的时序图，Data2第二数据线32的时序图。

在该显示面板中，一行像素单元的驱动时段可以包括四个阶段，在第一阶段T1：位于同一行的各个像素驱动电路的第三控制信号端CN3、第四控制信号端CN4为高电平，各个像素驱动电路中的第七开关晶体管T7、第九开关晶体管T9导通，参考电压端Vrf向第一节点N1输入参考电压，初始化信号端Vini向第二节点输入初始化信号。在第二阶段T2：第一像素驱动电路1、第二像素驱动电路2中的第三控制信号端CN3为高电平，第一节点N1电位持续为参考电压，该参考电压与初始化信号的电压差大于驱动晶体管DT的阈值电压，因此，该驱动晶体管DT在第二阶段开始时首先导通，在第二阶段T2，第二节点N2在第一电源端VDD作用下电压持续上升，直到驱动晶体管DT的栅极和第二节点之间的电压差等于该驱动晶体管DT的阈值电压，此时驱动晶体管DT关断，即将驱动晶体管DT的阈值电压写入了第一节点，以实现该像素驱动电路的内部补偿。在第三阶段：栅线41输入导通电平，同时第一数据线31输入数据信号，第一像素驱动电路1中的第八晶体管T8均导通，第一数据线31输出的数据信号写入像素驱动电路1中的第一节点N1，并存储于其电容C中。在第四阶段T4：栅线42持续输入导通电平，第二数据线32输入数据信号，第二像素驱动电路2中的第八晶体管T8均导通，第二数据线32输出的数据信号写入像素驱动电路2的第一节点N1，并存储于其电容C中。本示例性实施例提供的显示面板在第四阶段T4，第一像素驱动电路1中的第八晶体管T8关断，数据线31上的寄生电容无法向第一节点充电，第一节点N1电压与第二节点N2电压在电容C自举作用下同步上升，因此，第一像素驱动电路1中驱动晶体管DT的栅源电压差即为第一数据线31输出数据信号的电压。从而避免了上述像素驱动电路1的实际发光亮度略小于目标发光亮度，像素驱动电路1和像素驱动电路2在相同数据信号驱动下无法达到相同的发光亮度等技术问题。

应该理解的是，只要在同一行像素单元扫描时段内，不同数据线存在分不同时段输出数据信号的情况，则会产生上述像素驱动电路在相同数据信号驱动下无法达到相同的发光亮度等技术问题。图5所示的显示面板同样能够解决该技术问题。图5显示面板中的像素驱动电路可以为如图2所示的像素驱动电路，应该理解的是，在其他示例性实施例中，本公开显示面板中的像素驱动电路还可以为其他结构。

如图7、8、9所示，图7为本公开显示面板另一种示例性实施例的结构示意图，图8为本公开显示面板另一种示例性实施例的结构示意图。图9为图7中显示面板一种示例性实施例中各节点的时序图。Gate1为栅线41的时序图，Gate2为栅线42的时序图，CN3为同一行像素驱动电路中第三控制信号端CN3的时序图，CN4为同一行像素驱动电路中第四控制信号端CN4的时序图，Data1为第一数据线31的时序图，Data2第二数据线32的时序图，Data为该数据输出端Data的时序图。所述显示面板还可以包括：阵列基板11、源极驱动电路13、数据选择电路15、柔性线路板12。源极驱动电路13可以集成于柔性线路板12上，柔性线路板12通过引脚与阵列基板11绑定。柔性线路板12可以集成有数据引线121，且所述源极驱动电路13可以集成于所述柔性线路板，源极驱动电路的数据输出端可以通过所述数据引线121与所述数据选择电路15连接，数据选择电路15可以与数据线31、32连接。第一像素驱动电路1和第二像素驱动电路2、数据选择电路15可以集成与阵列基板上。该柔性线路板12可以为附晶薄膜。源极驱动电路13可以包括数据输出端Data，所述数据输出端Data用于在所述第一时段(即T3时段)输出所述第一数据信号，在所述第二时段(即T4时段)输出所述第二数据信号；数据选择电路15连接所述数据输出端Data、第一数据线31、第二数据线32，用于在所述第一时段导通所述数据输出端Data和所述第一数据线31，在所述第二时段导通所述数据输出端Data和所述第二数据线32。以使第一数据线31在第一时段输出第一数据信号，第二数据线32在第二时段输出第一数据信号。

应该理解的是，源极驱动电路的一个输出端还可以在多个不同时间段依次输出数据信号，例如，源极驱动电路的一个输出端还可以在三个不同时间段依次输出数据信号，相应的，数据选择电路可以连接三条数据线，数据选择电路可以分别在该三个不同时段将源极驱动电路数据输出端的信号传输到不同的数据线。同理，该显示面板同样存在像素驱动电路在相同数据信号驱动下无法达到相同的发光亮度等技术问题。因此，相应的，本示例性实施例中，该显示面板还可以包括多条栅线，该多条栅线可以分别与位于同一行的多个像素驱动电路连接，多条栅线可以用于分别在不同时段向与其连接的像素驱动电路输入导通信号，以使同一像素驱动电路在同一时段接收数据线传输的数据信号和栅线传输的导通信号。

本示例性实施例中，如图10所示，为本公开显示面板另一种示例性实施例的结构示意图。每一行像素单元可以包括多个像素驱动电路组，所述像素驱动电路组可以包括所述第一像素驱动电路1和所述第二驱动电路2；所述显示面板还可以包括多个数据线组，所述数据线组与所述像素驱动电路组一一对应设置，所述数据线组可以包括所述第一数据线31和所述第二数据线32，所述第一数据线31连接与其对应的所述第一像素驱动电路1，所述第二数据线32连接与其对应的所述第二像素驱动电路2；所述源极驱动电路13包括多个所述数据输出端Data，所述数据输出端Data与所述数据线组一一对应设置，所述数据输出端Data连接与其对应的所述第一数据线31和所述第二数据线32，其中，同一数据线可以连接同一列像素驱动电路；所述显示面板还可以包括多个栅线组，每个所述栅线组与一行像素单元对应设置，所述栅线组包括所述第一栅线41和所述第二栅线42，所述第一栅线41连接与其对应像素单元中的所述第一像素驱动电路1，所述第二栅线42连接与其对应像素单元中的所述第二像素驱动电路2。应该理解的是，在其他示例性实施例中，每个所述栅线组还可以与多行像素单元对应设置，从而实现多行像素单元同时扫描。其中，所述第一栅线41连接与其对应像素单元中的所述第一像素驱动电路1，所述第二栅线42连接与其对应像素单元中的所述第二像素驱动电路2。如图10所示，相邻的三个第一像素驱动电路1可以位于同一像素单元的三个子像素单元内，相邻的三个第二像素驱动电路2可以位于同一像素单元的三个子像素单元内，且相邻的三个第一像素驱动电路1与相邻的三个第二像素驱动电路2在同一像素行依次交替分布。

本发明的一种示例性实施例中，连接于同一源极驱动电路数据输出端的两个第一像素驱动电路和第二像素驱动电路可以位于同一颜色的子像素单元。从而可以使得源极驱动电路的一个输出端输出同一颜色像素单元的数据信号。由于不同颜色的像素单元具有不同的伽马曲线，该设置可以使得源极驱动电路的一个输出通道上一直采用同一组伽马电压，从而简化了源极驱动电路的结构。

本示例性实施例中，如图11所示，为本公开显示面板另一种示例性实施例的结构示意图。所述数据选择电路可以包括：第一开关单元T1、第二开关单元T2，第一开关单元T1连接所述数据输出端Data、第一数据线31、第一控制信号端CN1，用于响应所述第一控制信号端CN1的信号导通所述数据输出端Data和所述第一数据线31；第二开关单元T2连接所述数据输出端Data、第二数据线32、第二控制信号端CN2，用于响应所述第二控制信号端CN2的信号导通所述数据输出端Data和所述第二数据线32。如图12所示，为图11所示显示面板中节点的时序图。CN3为同一行像素驱动电路中第三控制信号端CN3的时序图，CN4为同一行像素驱动电路中第四控制信号端CN4的时序图，Data1为第一数据线31的时序图，Data2第二数据线32的时序图，Data为该数据输出端Data的时序图，CN1为第一控制信号端CN1的时序图，CN2为第二控制信号端CN2的时序图。第一控制信号端CN1可以在第三阶段T3输出高电平信号以导通第一开关单元T1，使得数据输出端Data的信号传输到第一数据线31，第二控制信号端CN2可以在第四阶段T4出高电平信号以导通第二开关单元，使得数据输出端Data的信号传输到第二数据线32。通过控制第一控制信号端和第二控制信号端的信号可以选择性的向第一数据线、第二数据线输入数据信号。

本示例性实施例中，所述第一开关单元T1可以包括第一开关晶体管，第一开关晶体管的栅极连接所述第一控制信号端，第一极连接所述数据输出端，第二极连接所述第一数据线；第二开关单元T2可以包括第二开关晶体管，第二开关晶体管的栅极连接所述第二控制信号端，第一极连接所述数据输出端，第二极连接所述第二数据线。其中，如图11所示，第一开关晶体管和第二开关晶体管为N型晶体管，应该理解的是，在其他示例性实施例中，第一开关晶体管和第二开关晶体管也可以为P型晶体管。

本示例性实施例中，如图13所示，为本公开显示面板一种示例性实施例中栅极驱动电路的结构示意图。所述显示面板还可以包括栅极驱动电路，所述栅极驱动电路可以包括：多个级联的移位寄存器单元GOA、多个第三开关单元T3、多个第四开关单元T4、多个第五开关单元T5、多个第六开关单元T6，上一级移位寄存器单元的第二输出端OUT2连接下一级移位寄存器单元的输入端Input。所述移位寄存器单元GOA与所述栅线组一一对应设置，每个所述移位寄存器单元GOA可以包括第一输出端OUT1和第二输出端OUT2，所述第一输出端OUT1和所述第二输出端OUT2的电平逻辑相反；第三开关单元T3与所述移位寄存器单元GOA一一对应设置，第三开关单元T3的第一端连接第一时钟信号端CLK1，第二端连接第三输出端OUT3，控制端连接所述第一输出端OUT1，用于响应所述第一输出端OUT1的信号以导通所述第一时钟信号端CLK1和第三输出端OUT3；第四开关单元T4与所述移位寄存器单元GOA一一对应设置，第四开关单元T4的第一端连接第二时钟信号端CLK，第二端连接第四输出端OUT4，控制端连接所述第一输出端OUT1，用于响应所述第一输出端OUT1的信号以导通所述第二时钟信号端CLK2和第四输出端OUT4；第五开关单元T5与所述移位寄存器单元GOA一一对应设置，第五开关单元T4的第一端连接电源端VGL，第二端连接第三输出端OUT3，控制端连接所述第二输出端OUT2，用于响应所述第二输出端OUT2的信号以导通所述电源端VGL和第三输出端OUT3；第六开关单元T6与所述移位寄存器单元GOA一一对应设置，第六开关单元T6的第一端连接电源端VGL，第二端连接第四输出端OUT4，控制端连接所述第二输出端OUT2，用于响应所述第二输出端OUT2的信号以导通所述电源端VGL和第四输出端OUT4；其中，所述移位寄存器单元的第三输出端OUT3可以连接与其对应的所述第一栅线，所述移位寄存器单元的第四输出端OUT4可以连接与其对应的所述第二栅线。

如图14所示，为图13所示移位寄存器单元中节点的时序图。OUT1为第一输出端OUT1的时序图，OUT2为第二输出端OUT2的时序图，OUT3为第三输出端OUT3的时序图，OUT4为第四输出端OUT4的时序图，CLK1为第一时钟信号端的时序图，CLK2为第二时钟信号端的时序图。电源端VGL常为低电平。通过控制第一时钟信号端CLK1和第二时钟信号端CLK2的信号可以将移位寄存器单元第一输出端OUT1的分解成两个在不同时段输出的栅极驱动信号。如图14所示，示出了一级移位寄存器单元输出移位信号时的时序图，在T1、T2时间段，该移位寄存器单元的第一输出端OUT1输出高电平信号，第二输出端OUT2输出低电平信号，第三开关单元T3、第四开关单元T4导通，第五开关单元T5、第六开关单元T6关断。在T1时间段，第一时钟信号端CLK1输出高电平信号，第一时钟信号端CLK1输出的高电平信号通过第三开关单元传输到第三输出端OUT3，在T2时间段，第二时钟信号端CLK2输出高电平信号，第二时钟信号端CLK2输出的高电平信号通过第四开关单元传输到第三四出端OUT4。在T3时间段，该移位寄存器单元的第一输出端OUT1输出端低电平信号，第二输出端OUT2输出端高电平信号，第三开关单元T3、第四开关单元T4关断，第五开关单元T5、第六开关单元T6导通。电源端VGL的低电平信号传输到第三输出端和第四输出端。该栅极驱动电路可以与图10中的像素驱动电路对应设置，其中，每个所述移位寄存器单元GOA与所述栅线组一一对应设置，且所述移位寄存器单元的第三输出端OUT3连接与其对应的所述第一栅线，所述移位寄存器单元的第四输出端OUT4连接与其对应的所述第二栅线。

如图15、16所示，图15为图13中移位寄存器单元一种示例性实施例的结构示意图。图16为图15中移位寄存器单元一种示例性实施例中部分节点的时序图。该移位寄存器单元可以包括第五晶体管T5到第十四晶体管T14、第一电容C1到第三电容C3、反向器PI。如图15所示，第五晶体管T5到第十四晶体管T14可以为P型晶体管，第一电源信号端VGL持续为低电平，第二电源信号端VGH持续为高电平。如图16所示，该移位寄存器单元驱动方式包括5个阶段，在第一阶段T1，第三时钟信号端CLK3为低电平，第四时钟信号端CLK4为高电平，输入端Input为低电平，第五晶体管T5，第六晶体管T6、第十四晶体管T14导通，第二电源端VGH向第三电容C3预冲高电平信号，第二输出端OUT2为低电平，第一输出端OUT1为高电平；在第二阶段T2，第三时钟信号端CLK3为高电平，第四时钟信号端CLK4为高电平，输入端Input为低电平，第十一晶体管T11导通，第三时钟信号端向电容C2充入高电平信号，以关断第十二晶体管T12，第二输出端OUT2为低电平，第一输出端OUT1输出高电平；在第三阶段T3，第三时钟信号端CLK3为高电平，第四时钟信号端CLK4前部分为低电平，输入端Input为低电平，第八晶体管T8在电容C2高电平作用下关断，第二输出端OUT2为低电平，第一输出端OUT1输出高电平；在第四阶段T4，第三时钟信号端CLK3为低电平，第四时钟信号端CLK4为高电平，输入端Input为低电平，第五晶体管T5，第六晶体管T6、第七晶体管T7、第十一晶体管T11导通，第一电源端VGL和第三时钟信号端向第二电容C2预冲低电平，第二输出端OUT2为低电平，第一输出端OUT1输出高电平；在第五阶段T5，第三时钟信号端CLK3前部分时段为低电平，第四时钟信号端CLK4为高电平，输入端Input为高电平，第五晶体管T5导通，第六晶体管T6、第十一晶体管T11关断，第一输出端OUT1维持上一时段的高电平，第二输出端OUT2维持上一时段的低电平。在第五阶段T5以后，第四时钟信号端CLK4变为低电平时，第八晶体管T8、第九晶体管T9、第十晶体管T10导通，第二输出端OUT2为高电平，第一输出端OUT1输出低电平。

如图10所示，每条栅线仅连接一行像素单元中的一半像素驱动电路，因此，该栅极驱动电路只需要具有较小的驱动能力即能完成一行像素单元的扫描。同时移位寄存器单元的驱动能力和其输出电路中晶体管(如图15中的第十晶体管T10)的尺寸相关。因此，本示例性实施例中的移位寄存器单元可以适当减小第十晶体管T10的尺寸，从而降低了栅极驱动电路的占用面积，进而减小了显示面板的边框尺寸。

本示例性实施例中，该移位寄存器单元用于输出移位信号，应该理解的是，在其他示例性实施例中，移位寄存器单元还可以有更多的结构可供选择，这些都属于本公开的保护范围。

本示例性实施例还提供一种显示装置，该显示装置包括上述的阵列基板。该显示装置可以为手机、电视、平板电脑等显示装置。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (10)

1.一种显示面板，其特征在于，包括：

多个像素驱动电路，位于同一像素行；

多条数据线，分别与多个所述像素驱动电路一一对应连接，

多条栅线，分别与多个所述像素驱动电路一一对应连接；

其中，在所述像素驱动电路所在像素行的扫描时段内，多条所述数据线用于分别在不同时段向与其连接的像素驱动电路输入数据信号，多条所述栅线用于分别在不同时段向与其连接的像素驱动电路输入导通信号；

且连接同一所述像素驱动电路的所述数据线和栅线在同一时段分别向该像素驱动电路输入所述数据信号和所述导通信号。

2.根据权利要求1所述的显示面板，其特征在于，

多个像素驱动电路包括位于同一像素行的第一像素驱动电路和第二像素驱动电路；

多条数据线包括第一数据线和第二数据线，所述第一数据线连接所述第一像素驱动电路，所述第二数据线连接所述第二像素驱动电路；

多条栅线包括第一栅线和第二栅线，所述第一栅线连接所述第一像素驱动电路，所述第二栅线连接所述第二像素驱动电路；

其中，在所述第一像素驱动电路所在像素行的扫描时段，所述第一数据线用于在第一时段输出第一数据信号，所述第二数据线用于在第二时段输出第二数据信号，所述第一栅线用于在所述第一时段输出导通信号，所述第二栅线用于在所述第二时段输出导通信号；

所述第一时段和所述第二时段位于所述第一像素驱动电路所在像素行的扫描时段，且所述第一时段和所述第二时段位于不同的时段。

3.根据权利要求2所述的显示面板，其特征在于，所述显示面板还包括：

源极驱动电路，包括一数据输出端，所述数据输出端用于在所述第一时段输出所述第一数据信号，在所述第二时段输出所述第二数据信号；

数据选择电路，连接所述数据输出端、第一数据线、第二数据线，用于在所述第一时段导通所述数据输出端和所述第一数据线，在所述第二时段导通所述数据输出端和所述第二数据线。

4.根据权利要求2所述的显示面板，其特征在于，所述数据选择电路包括：

第一开关单元，连接所述数据输出端、第一数据线、第一控制信号端，用于响应所述第一控制信号端的信号导通所述数据输出端和所述第一数据线；

第二开关单元，连接所述数据输出端、第二数据线、第二控制信号端，用于响应所述第二控制信号端的信号导通所述数据输出端和所述第二数据线。

5.根据权利要求3所述的显示面板，其特征在于，所述显示面板还包括：

柔性线路板，集成有数据引线，且所述源极驱动电路集成于所述柔性线路板，所述数据输出端通过所述数据引线与所述数据选择电路连接。

6.根据权利要求3所述的显示面板，其特征在于，每一行像素单元包括多个像素驱动电路组，所述像素驱动电路组包括所述第一像素驱动电路和所述第二驱动电路；

所述显示面板还包括多个数据线组，所述数据线组与所述像素驱动电路组一一对应设置，所述数据线组包括所述第一数据线和所述第二数据线，所述第一数据线连接与其对应的所述第一像素驱动电路，所述第二数据线连接与其对应的所述第二像素驱动电路；

所述源极驱动电路包括多个所述数据输出端，所述数据输出端与所述数据线组一一对应设置，所述数据输出端连接与其对应的所述第一数据线和所述第二数据线；

所述显示面板还包括多个栅线组，每个所述栅线组与至少一行像素单元对应设置，所述栅线组包括所述第一栅线和所述第二栅线，所述第一栅线连接与其对应像素单元中的所述第一像素驱动电路，所述第二栅线连接与其对应像素单元中的所述第二像素驱动电路。

7.根据权利要求6所述的显示面板，其特征在于，所述显示面板还包括栅极驱动电路，所述栅极驱动电路包括：

多个级联的移位寄存器单元，所述移位寄存器单元与所述栅线组一一对应设置，每个所述移位寄存器单元包括第一输出端和第二输出端，所述第一输出端和所述第二输出端的电平逻辑相反；

多个第三开关单元，与所述移位寄存器单元一一对应设置，第一端连接第一时钟信号端，第二端连接第三输出端，控制端连接所述第一输出端，用于响应所述第一输出端的信号以导通所述第一时钟信号端和第三输出端；

多个第四开关单元，与所述移位寄存器单元一一对应设置，第一端连接第二时钟信号端，第二端连接第四输出端，控制端连接所述第一输出端，用于响应所述第一输出端的信号以导通所述第二时钟信号端和第四输出端；

多个第五开关单元，与所述移位寄存器单元一一对应设置，第一端连接电源端，第二端连接第三输出端，控制端连接所述第二输出端，用于响应所述第二输出端的信号以导通所述电源端和第三输出端；

多个第六开关单元，与所述移位寄存器单元一一对应设置，第一端连接电源端，第二端连接第四输出端，控制端连接所述第二输出端，用于响应所述第二输出端的信号以导通所述电源端和第四输出端；

其中，所述移位寄存器单元的第三输出端连接与其对应的所述第一栅线，所述移位寄存器单元的第四输出端连接与其对应的所述第二栅线。

8.根据权利要求3所述的显示面板，其特征在于，

连接于同一所述数据输出端的第一像素驱动电路和第二像素驱动电路位于同一颜色的子像素单元。

9.根据权利要求1所述的显示面板，其特征在于，所述像素驱动电路包括：

第七开关晶体管，栅极连接第三控制信号端，第一极连接参考电压端，第二极连接第一节点；

第八开关晶体管，栅极连接栅极驱动信号端，第一极连接数据信号端，第二极连接所述第一节点；

第九开关晶体管，栅极连接第四控制信号端，第一极连接初始化信号端，第二极连接第二节点；

驱动晶体管，栅极连接所述第一节点，第一极连接第一电源端，第二极连接所述第二节点；

电容，连接于所述第一节点和第二节点之间；

发光单元，连接于所述第二节点和第二电源端之间；

其中所述栅极驱动信号端用于与所述栅线连接，所述数据信号端用于与所述数据线连接。

10.一种显示装置，其特征在于，包括权利要求1-9所述的显示面板。

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