CN111211682A - 具有改善放电的电荷泵电路和对应的放电方法 - Google Patents

Abstract

本公开的各实施例涉及具有改善放电的电荷泵电路和对应的放电方法。电荷泵电路具有在输入端子和输出端子之间彼此级联的多个电荷泵级，以提供相对于输入电压具有升压值的输出电压。时钟发生器被配置为生成被提供给电荷泵级以执行输入电压的升压的时钟信号。输出电压调节反馈闭环耦合到时钟发生器，以基于反馈电压来执行输出电压的调节。放电控制级被配置为通过生成被配置为禁用输出电压调节反馈闭环的第一放电控制信号或被配置为降低时钟信号的频率的第二放电控制信号来控制电荷泵电路的放电。

Description

具有改善放电的电荷泵电路和对应的放电方法

相关申请的交叉引用

本申请要求于2018年11月21日提交的意大利专利申请序号102018000010482的优先权，该申请因此通过引用并入本文。

技术领域

本公开一般涉及一种电子系统和方法，并且在特定实施例中，涉及一种具有改善放电的电荷泵电路以及一种用于电荷泵电路的改善放电的对应方法。

背景技术

众所周知，电荷泵电路常常被广泛使用于各种电子设备和应用中，以利用被用作电荷累积元件的电容器之间的时钟电荷转移来生成高于给定输入电压的输出电压值(基本操作为DC-DC升压转换器)。

特别地，在SoC(片上系统)应用中，通常需要生成内部高电压，以便将特定电路模块驱动到适当电压值以进行特定操作。通常，电荷泵电路被用于此目的。

常见的示例是例如闪存或EEPROM类型的非易失性存储器的情况，其中通过在存储器单元端子上施加高电场来执行编程和擦除操作，其使用数十伏特范围的电压。这些电压是通过电荷泵电路内部地生成，其从内部电源电压的低值开始(所谓的逻辑电源电压VDD，其值例如被包括于1V和1.35V之间——对于采用90纳米技术的CMOS闪存设备而言)。

在其中发展了这些内部高电压的应用的典型制造过程没有提供高电压MOS晶体管(即，能够在其传导端子和控制端子之间维持高电压值的晶体管)。因此，内部高电压的生成通常利用具有“低电压”架构的适当的电荷泵电路(例如，倍压器、Dickson电荷泵电路)来进行管理，所述适当的电荷泵电路通常由一系列升压级(例如，倍压器)组成。

由于缺乏高电压MOS晶体管，电荷泵架构通常被设计为使用生成某种“内部自级联”以达到高输出电压的适当的技术(即，每个升压级均受到串联连接中的前级的保护，因此在其输入和输出端子上均呈现低且可持续的电压)，来不超过安全操作区域(SOA)要求(例如，在结的击穿电压和/或栅氧化层退化方面)。

图1示出了具有低电压架构的已知的电荷泵电路1的示意性框图。

电荷泵电路1具有输入端子IN和输出端子OUT，它在该输入端子IN上接收具有低值的输入电压，例如逻辑电源电压VDD，并且它在该输出端子OUT上供应用于负载(此处未示出)的输出电压Vout。输出电压Vout相对于输入电压具有适当的升压值。

电荷泵电路1包括级联(或串联连接)在输入端子IN和输出端子OUT之间的多个电荷泵级2(在该示例中，数目为四个，用Stage1、Stage2、Stage3和Stage4注示)。电荷泵电路1还包括时钟发生器3，其向级2的每一个提供时钟或相位信号CLK。

在该示例中，每一级2从时钟发生器3接收第一时钟信号CLK和第二时钟信号CLKN，第一时钟信号CLK和第二时钟信号CLKN相对于彼此具有负(或互补)值，例如具有交替等于0V(接地，GND)或VDD的逻辑值。

在电荷泵电路1中的连续级2之间存在中间节点NS(在示例中用NS1-NS3注示)(中间节点NS因此通常对应于前一电荷泵级Stagei-1的输出，并且对应于下一电荷泵级Stagei的输入)。

每个电荷泵级Stagei均被配置为对前一电荷泵级Stagei-1的输出处的例如与逻辑电压VDD相对应的值的电压进行升压，从而共同有助于输入电压的整体升压。

在这里没有详细讨论的示例性解决方案中，电荷泵级2仅设想低电压晶体管(例如，具有不高于逻辑电压VDD的最大可持续电压)，并且可以是所谓的锁存器类型。每个电荷泵级2可以包括：第一泵浦电容器和第二泵浦电容器，接收第一低电压时钟信号CLK或第二低电压时钟信号CLKN；以及锁存器电路，其提供了开关，该开关被设计为能够将累积在泵浦电容器中的电荷选择性地和交替地从一级转移到另一级。特别地，在时钟信号CLK的前半周期中在连续级的第一泵浦电容器之间，以及在相同时钟信号CLK的后半周期中在连续级的第二泵浦电容器之间，执行电荷的转移，从而保证了相应的输入和输出端子之间的升压效果。

电荷泵电路1还包括输出电压检测级4，其耦合到输出端子OUT，并且被设计为提供根据输出电压Vout的反馈电压Vf。

在该示例中，输出电压检测级4实现了所谓的“电阻梯”，并且包括多个负载元件5，在该示例中电阻器元件串联连接在输出端子OUT和参考端子(例如，接地处，GND)之间，提供分压器。反馈电压Vf是在连续电阻器元件5之间的中间节点COMP处的电压，并且由输出电压Vout的对应划分来给出。

电荷泵电路1还包括经由运算放大器实现的比较器级6，其具有耦合到输出电压检测级4(耦合到中间节点COMP)以接收反馈电压Vf的比较输入以及接收具有合适值的参考电压Vref的参考输入。

比较器级6基于反馈电压Vf和参考电压Vref之间的比较结果，生成被提供给时钟发生器3的停止信号St。特别地，停止信号St的给定值，例如高值(指示达到由参考电压Vref设置的针对输出电压Vout的期望值)确定时钟发生器3停止时钟信号生成，并且从而停止在电荷泵级2之间的升压操作的电荷转移。

因此，输出电压检测级4和比较器级6基于参考电压Vref来共同实现电荷泵电路1的输出电压Vout的闭环调节。

即使以上讨论的电荷泵架构被大量来生成高电压输出，它也需要具有类似的方法以便在必须将低电压值连接到同一输出端子OUT时使电荷泵电路1——即其输出端子OUT和中间节点NS——放电。例如，在非易失性存储器应用中，读取操作通常要求低电压输出，而编程操作通常要求升压的高电压值。

可以使用并且已经提出了若干使电荷泵电路(即，输出端子和内部电荷泵节点)放电的方法。电荷泵电路的放电通常意味着使用包括专用放电模块在内的不同的和附加的电路，并对应地增加了面积占用和功耗。

图2示意性地示出了放电电路8的示例，该放电电路8被设计为可操作地并联耦合到电荷泵电路(例如，图1的电荷泵电路1，这里未详细示出)。

一种典型的放电技术是基于引入复杂的外部放电级(用DISCH1、DISCH2、DISCH3、...、DISCHn注示)来(使用受控电流，或低电阻路径，或等效方法)定义相对于固定或可变电源的不同放电路径。由于需要与电荷泵级的中间高电压节点或中电压节点(例如NS1、NS2、...或相关的节点)兼容，因此该方法通常要求进行设计注意，以免出现安全操作区域的问题。

可替代地，可以使用单个输出放电结构(DISCH out，图2中以虚线示出的)，这意味着对安全操作区域的控制甚至更具挑战性。

发明内容

这种通用方法有许多缺点：

由于要求将电荷泵中间内部节点(例如，NS1、NS2、...或相关的节点)连接到放电路径，所以这意味着将寄生电容连接到电荷泵节点，这可能会损害电荷泵的性能；

电荷泵电路和放电路径的所有内部节点每次都必须遵守针对电路中所有晶体管的安全操作区域要求。这意味着所有节点必须以相同的动态运动，以便不用确定晶体管端子上的意外电压差(与由于电容性负载引起的性能、单个晶体管的性能、工艺/温度变化无关)；和

在负电荷泵架构中使用上述放电方法可能会例如由于寄生二极管而在管理放电路径时产生其他问题。

本发明的实施例提供了一种解决方案，其使得能够克服已知技术的缺点。

附图说明

为了更好地理解本发明，现在参照附图仅通过非限制性示例描述本发明的优选实施例，其中：

图1是已知的电荷泵电路的示意性框图；

图2是图1的电荷泵电路的已知的放电结构的示意图；

图3是根据本解决方案的实施例的具有改善放电的电荷泵电路的示意性框图；

图4是根据图3的电荷泵电路中的放电方法的放电操作的流程图；

图5A和图5B示出了与图3的电荷泵电路的操作有关的量的图；和

图6示出了根据本解决方案的另一方面的包括图3的电荷泵电路的非易失性存储器设备的示意性框图。

具体实施方式

如将在下面详细讨论的，本解决方案的一个方面设想使用电荷泵电路中已经存在的电路级和模块(即，用来生成时钟信号的时钟发生器和闭环调节级)，以实现输出端子和内部节点的放电，即无需附加的放电电路。生成合适的控制信号并将其提供给已经存在的电荷泵电路级，以控制放电操作。因此，提供了一种更有效且易于集成的方法来管理以“低电压”CMOS技术实现的通用高电压电荷泵放电。

图3示出了根据本解决方案的实施例的具有改善放电的电荷泵电路20。电荷泵电路20具有基本上与图1的电荷泵电路1相对应的电路架构(使得与已经讨论的那些相对应的元件用相同的附图标记进行注示，并且不再详细讨论)。

因此，如先前参考相同的图1所讨论的，电荷泵电路20包括：

一系列电荷泵级2，其被级联连接在接收输入电压VDD的输入端子IN和提供输出电压Vout的输出端子OUT之间；

时钟发生器3，其提供时钟信号CLK(在该示例中为第一和第二时钟信号CLK和CLKN)，以控制电荷泵级2的升压操作，尤其是用于电压升压效果的电容性电荷转移；和

输出电压调节反馈闭环，用以基于参考电压Vref来控制输出电压Vout的值。输出电压调节反馈闭环包括输出电压检测级4和比较器级6。当达到由参考电压Vref设置的输出电压Vout的期望值时，比较器级6将停止信号St提供给时钟发生器3，以停止时钟信号生成，并从而停止电荷泵级2之间的升压操作的电荷转移。

根据一些实施例的一个方面，电荷泵电路20还包括放电控制级22，其被配置为生成放电控制信号以实现输出电压Vout(以及电荷泵级2之间的中间节点NS处的电压)的放电操作。

放电控制级22可以由电荷泵电路20的控制级来实现(以其本身已知的方式的其管理操作，这里不再详细讨论)，或者可以被实现为单独的和附加的控制单元。

特别地，在一个实施例中，放电控制级22可操作地耦合到电荷泵电路20，特别是耦合到输出电压调节反馈闭环和时钟生成器3，并且被配置为生成以下控制信号中的一个或多个(均具有低电压值)：

控制信号Sc1，其被设计为增加电荷泵电路20的电流负载并因此引起其“过载”(如下文中更详细地讨论的)；

控制信号Sc2，其被设计为禁用输出电压调节反馈闭环(同样，如下文中更详细地讨论的)；和

控制信号Sc3，其被设计为降低时钟信号CLK的频率，该时钟信号CLK控制电荷泵电路20的时钟操作。

在一些实施例中，控制信号Sc1被提供给输出电压检测级4，并且被设计为通过旁路或短路(“短接”)同一输出电压检测级4的一个或多个负载元件5来增加输出端子OUT上的电流负载。在该示例中，当控制信号Sc1有效(生效)时；控制信号Sc1控制负载开关24的打开/闭合，该负载开关24并联连接到负载元件5中的相应一个(例如，耦合到输出端子OUT的电阻梯的电阻器元件)。例如，在一个实施例中，通过具有高值来使控制信号Sc1生效。当控制信号Sc1生效时，负载开关24闭合并且对应的负载元件5被短路，从而引起电荷泵电路20的电流负载的增加以及输出电压Vout的对应的下降。

实际上，基于可以由以下给出的定性关系，并且在其他负载耦合至输出端子OUT的情况下(这里未示出)，电荷泵电路20通常被设计为维持输出电压检测级4(在该示例中为电阻梯)的静态电流：

其中，CLK_Freq是时钟发生器3的时钟频率，即时钟信号CLK的频率，Stage_Cap是电荷泵电路20的单个电荷泵级2的电容值，并且Iload是在输出端子OUT上的输出负载电流。

如以上表达式[1]所示，输出负载电流Iload的增加引起输出电压Vout的对应降低，从而有助于电荷泵电路20的输出端子OUT的放电。

要强调的是，负载开关24可以耦合在接地参考GND和在其上存在反馈电压Vf的中间节点COMP之间的任何点处(即，在电阻梯的下侧内)；或者，可替代地，耦合在相同的中间节点COMP与输出端子OUT之间的任何点处(即，在电阻梯的上侧内)。也可以设想在同一电阻梯的下侧的一个或多个负载开关24和在上侧的一个或多个负载开关24。关于将(一个或多个)负载开关24放置在何处的决定例如可以取决于应遵守SOA要求的(一个或多个)相同负载开关24的端子两端的电压值(因为在典型实施例中，负载开关24用低电压CMOS晶体管来实现)。

当电荷泵电路20必须被放电时，控制信号Sc2被提供给比较器级6并且被设计为禁用同一比较器级6(以及反馈电压Vf和参考电压Vref之间的比较操作)。

特别地，比较器级6被禁用(例如，控制信号Sc2有效(生效)，例如诸如具有高值)，以便在放电操作期间保持自由运行的时钟发生器3。因此，即使在相同的放电阶段期间，输出电压调节反馈闭环被禁用，时钟发生器3也将在整个放电阶段继续时钟信号生成。

控制信号S_c3被提供给时钟发生器3，并且其被设计为引起其时钟频率的降低，即时钟信号CLK的频率从第一频率值CLK_Freq降低到第二频率值CLK_Freq'，其中第二频率值CLK_Freq'低于第一频率值CLK_Freq。这种频率降低可以例如通过在不添加电路模块的情况下降低供应给时钟发生器振荡器的电流来获得。

参照上面讨论的相同表达式[1]，很显然时钟信号CLK的频率降低引起电荷泵电路20的进一步过载，其产生了输出电压Vout的进一步下降。

除了在放电期间增加负载电流Iload之外，新的频率值因此还定义了放电操作的定时和性能。如以上表达式[1]中所示，时钟频率CLK_Freq与输出电压V_out成正比。

在不考虑电流负载增加的贡献的情况下，为了获得输出电压V_out的期望降低，频率降低因子必须最大为保留SOA要求的在放电后的输出电压V_out的期望值与在正常高电压操作期间相同输出电压V_out的值之间的比率。在一些实施例中，通过设计允许对输出端子OUT放电并实现期望的输出电压V_out的降低的最大定时，来给出对于相同的频率降低因子的最小值的约束。

例如，频率降低因子的可能值被包括在10到20之间(例如，第二频率值CLK_Freq'是第一频率值CLK_Freq的1/10或1/20)。

要强调的是，提出的放电技术使用了降低的时钟频率，但是不要求停止时钟生成(即第二频率值CLK_Freq'高于零)。实际上，由于电荷泵电路20在放电阶段期间仍在工作(即，电压升压效果仍在操作)，所以尽管由于供应给所有电荷泵级2的时钟信号CLK的持续存在而引起性能下降，但是可以实现从输出端子OUT到电荷泵电路20的每个电荷泵级2的“过载转移效果”。因此，在连续的中间节点NS之间保持适当的电压差的情况下，同一电荷泵电路20的所有中间节点NS(NS1、NS2、...)被放电。

换句话说，不同于本领域已知的放电方法，中间节点NS在电荷泵放电期间也保持“自级联”架构，因为电荷泵仍在操作。这对于电路的所有MOS晶体管都避免了在安全操作区域中的问题。

参考图4，根据本发明的实施例，特别参考放电过程讨论了电荷泵电路20的可能的操作，。

如步骤30处所示，电荷泵电路20的操作开启于建立高电压操作，即，在输出端子OUT处生成高值输出电压V_out。

因此，如步骤31处所示，由放电控制级22管理的控制信号被设置为非有效状态。例如，在该实施例中，控制信号S_c1、S_c2和S_c3被设置为低值(“0”)。

然后，如步骤32处所示，执行电荷泵电路20的高电压操作，直到确定(在步骤33处)必须执行电荷泵电路20的放电(因为要求低电压操作)。

然后开始电荷泵电路20的放电过程。特别地，在步骤34处，放电控制级22将控制信号S_c1设置为有效状态，以便增加相同电荷泵电路20的输出端子OUT上的负载电流Iload。

然后，在步骤35处，相同放电控制级22将控制信号S_c2设置为有效状态，以便只要放电操作被执行就禁用比较器级6并保持时钟振荡器的自由运行操作。

之后，在步骤36处，放电控制级22将控制信号S_c3设置为有效状态，从而引起时钟频率的降低，并且从而确定电荷泵电路20的进一步过载。

然后在步骤37处监视电荷泵电路20的完全放电，例如监视预设放电时间的流逝或输出电压V_out的值的适当降低，或者监视一个或多个中间节点NS的电压值的适当降低。

当放电完成时，电荷泵电路20停止并且使用输出电压V_out或相同电荷泵电路20的一个或多个中间节点NS的电压执行低电压操作，如步骤38处所示。

如果在步骤39处确定要执行新的高电压操作，则在步骤40处应用新的电荷泵配置，然后针对电荷泵电路20的新的开始，操作返回到步骤30。

否则，在低电压操作之后，如步骤41处所示，电荷泵电路20的操作终止。

图5A示出了在上面参考图4讨论的操作期间的输出电压Vout和电荷泵电路20的中间节点NS1-NS6的用V(NS1)-V(NS6)注示的电压(在这种情况下具有等于7的多个电荷泵级2)的图。

图5B示出了由时钟发生器3生成的时钟信号CLK的对应图。

如图5A中所示，在建立用于高电压操作的电荷泵电路20之后，输出电压V_out和中间节点NS1-NS6的电压V(NS1)-V(NS6)上升直到达到期望的高值(在这种情况下，输出电压V_out约为20V的值，并且中间节点NS1-NS6处的电压为对应降低的值，每个连续电荷泵级2的中间电压值之间相差约2V)。

在高电压操作结束时，在图中的时间t_d处，执行电荷泵电路20的放电，如上面详细讨论的。如图5A中所示，输出电压Vout和中间节点NS1-NS6的电压V(NS1)-V(NS6)降低直到达到期望的低值(在这种情况下，输出电压V_out约为6.9V的值，考虑SOA值约为7V)，允许电路在放电阶段之后安全且正确地操作在低电压条件下。

特别地，可以注意到，所有中间电荷泵电压正确地放电，而不会彼此叠加并且都保持在电荷泵输出电压V_out之下(换句话说，在放电期间，即使中间节点NS1-NS6的电压V(NS1)-V(NS6)之间的相互差异降低，在整个放电阶段仍保持相同电压之间的关系)。

图5B示出了从放电阶段开始的时间t_d开始的时钟信号CLK从第一频率值CLK_Freq到第二频率值CLK_Freq'的频率降低，第二频率值CLK_Freq'低于比第一频率值CLK_Freq(第二频率值CLK_Freq'控制相同的放电阶段)。

一些实施例的优点从前面的描述中清楚地显现出来。

在任何情况下，再次强调指出，提供了一些实施例的以下优点：

无需添加额外的电路，从而无需额外的面积和功耗来管理放电操作；

电荷泵电路20的中间节点NS不连接到用于放电阶段的外部节点或外部电路，从而保持了电荷泵级2的对称性；

因为用于放电的所有模块已经存在并且是同一电荷泵电路20的一部分，所以没有额外的容量连接到电荷泵输出端子OUT；

用于放电操作的所有控制信号S_c1-S_c3均处于低电压范围中，因此没有生成额外的高电压电路来对其进行管理；

电荷泵中间节点NS永远不会超过电荷泵输出电压V_out；和

放电后的电荷泵输出电压V_out达到安全电压(满足SOA要求)。

如图6中示意性示出的，电荷泵电路20可以有利地被使用于例如CMOS闪存类型的非易失性存储器设备50中，其包括存储器单元42的阵列51。

以本身已知的方式，存储器单元42使其栅极端子连接至相应的字线WL，并且使其漏极端子连接至相应的位线BL。在所示的示意图示中，电荷泵电路20通过插入列解码器45而连接到存储器单元42的漏极端子。

在这种情况下，电荷泵电路20的负载基本上由存储器阵列51的位线BL的电容构成。在这种情况下，电荷泵电路20被用于生成存储器单元42所需的高编程(写入/擦除)与低读取电压。

如同一图6中所示，另一个电荷泵电路20可以连接到行解码器46，耦合到存储器单元42的字线WL。

最后，很明显，在不脱离所附权利要求书所限定的本发明范围的前提下，可以对本文已经描述和示出的内容进行修改和变化。

特别地，可以避免由放电控制级22生成控制信号Sc1——即使其存在是优选的，因为它有益于帮助进一步减少放电时间。通常，电荷泵电路20的负载电容性越大，则控制信号Sc1的生成越有利，而当电荷泵负载的静态电流消耗高时，控制信号Sc1的存在可能越不利。

同样，例如，如果通过控制信号Sc1对输出电压检测级4进行的修改(通过短路相同输出电压检测级4的一个或多个负载元件5)使得在放电阶段期间反馈电压Vf始终低于参考电压Vref，从而禁用输出电压调节反馈闭环，则可以避免生成控制信号Sc2。

还要强调的是，时钟信号CLK的第一和第二频率值CLK_Freq、CLK_Freq'之间的降低因子可以不同(也可能等于1)，这取决于特定的应用要求。

此外，显而易见的是，尽管不是排他性的，但是电荷泵电路仍可以在非易失性存储器设备中找到有利的应用，以生成用于编程和读取操作的所需电压。但是，在所有要求从较低电压值开始生成升压电压(以及无法使用高电压晶体管)的情况下，其他用途是可以同样设想的。

Claims (23)

1.一种电荷泵电路，包括：

输入端子，被配置为接收输入电压；

输出端子；

在所述输入端子和所述输出端子之间彼此级联的多个电荷泵级，所述多个电荷泵级被配置为共同执行所述输入电压的升压，以在所述输出端子上提供相对于所述输入电压具有升压值的输出电压；

时钟发生器，所述时钟发生器被配置为生成具有第一频率值的时钟信号，所述时钟信号被提供给所述多个电荷泵级以执行所述输入电压的所述升压；

输出电压调节反馈闭环，所述输出电压调节反馈闭环耦合到所述时钟发生器，并且被配置为检测根据所述输出电压的反馈电压，并且被配置为生成被提供给所述时钟发生器的控制信号，以基于所述反馈电压来执行所述输出电压的调节；和

放电控制级，所述放电控制级被配置为通过生成第一放电控制信号或第二放电控制信号来控制所述电荷泵电路的放电，所述第一放电控制信号被配置为禁用所述输出电压调节反馈闭环，所述第二放电控制信号被配置为将所述时钟信号的频率从所述第一频率值降低到低于所述第一频率值的第二频率值。

2.根据权利要求1所述的电路，其中所述放电控制级被配置为生成所述第一放电控制信号和所述第二放电控制信号。

3.根据权利要求1所述的电路，其中所述第二频率值大于零，使得所述多个电荷泵级在所述电荷泵电路的放电期间执行升压操作。

4.根据权利要求1所述的电路，其中所述第二频率值被包括在所述第一频率值的1/20与1/10之间。

5.根据权利要求1所述的电路，其中所述输出电压调节反馈闭环包括：

电压检测级，所述电压检测级耦合至所述输出端子，并被配置为提供根据所述输出电压的所述反馈电压；和

比较器级，所述比较器级被配置为在所述反馈电压和参考电压之间执行比较，并基于所述比较生成所述控制信号，其中所述放电控制级被配置为通过进一步生成第三放电控制信号来控制所述电荷泵电路的放电，所述第三放电控制信号被配置为通过所述电压检测级引起所述输出端子上的电流负载的增加。

6.根据权利要求5所述的电路，其中所述电压检测级包括多个负载元件，所述多个负载元件被串联连接在所述输出端子与参考端子之间以形成分压器，所述反馈电压是在所述多个负载元件之间的中间节点处的电压，其中所述第三放电控制信号被配置为使所述多个负载元件中的第一负载元件短路。

7.根据权利要求6所述的电路，其中所述第三放电控制信号被配置为选择性地闭合与所述第一负载元件并联耦合的负载开关。

8.根据权利要求5所述的电路，其中所述第一放电控制信号被配置为禁用所述比较器级。

9.一种非易失性存储器设备，包括：

存储器阵列，包括多个存储器单元；和

电荷泵电路，所述电荷泵电路具有耦合到所述存储器阵列的输出端子，所述电荷泵电路被配置为生成针对第一存储器操作的经升压的输出电压，并且被配置为经受放电，以提供针对与所述第一存储器操作不同的第二存储器操作的低输出电压，所述低输出电压低于所述经升压的输出电压，其中所述电荷泵电路包括：

多个电荷泵级，耦合在所述电荷泵电路的输入端子与所述输出端子之间，

时钟发生器，被配置为向所述多个电荷泵级提供时钟信号，和

放电控制级，所述放电控制级被配置为通过生成第一放电控制信号或第二放电控制信号来使所述电荷泵电路放电，所述第一放电控制信号被配置为禁用所述电荷泵电路的反馈环路，所述第二放电控制信号被配置为降低所述时钟信号的频率。

10.根据权利要求9所述的设备，其中所述第一存储器操作包括写入操作，并且其中所述第二存储器操作包括读取操作。

11.根据权利要求9所述的设备，其中所述放电控制级被配置为生成所述第一放电控制信号和所述第二放电控制信号。

12.一种用于使电荷泵电路放电的方法，所述方法包括：

在输入端子处接收输入电压；

使用耦合在所述输入端子和输出端子之间的多个电荷泵级来对所述输入电压进行升压，以在所述输出端子处产生输出电压；

向所述多个电荷泵级提供时钟信号；以及

通过以下操作使所述电荷泵电路放电：

禁用所述电荷泵电路的输出电压调节反馈闭环，或

降低所述时钟信号的频率。

13.根据权利要求12所述的方法，其中使所述电荷泵电路放电包括：禁用所述电荷泵电路的所述输出电压调节反馈闭环，以及将所述时钟信号的频率从第一频率降低到低于所述第一频率的第二频率，所述第二频率高于零。

14.根据权利要求13所述的方法，其中所述第二频率在所述第一频率的1/20与1/10之间。

15.根据权利要求12所述的方法，其中使所述电荷泵电路放电还包括：引起所述输出端子上的电流负载的增加。

16.根据权利要求15所述的方法，其中使所述电荷泵电路放电包括：

在引起所述电流负载的增加之后，禁用所述输出电压调节反馈闭环；以及

在禁用所述输出电压调节反馈闭环之后，降低所述时钟信号的所述频率。

17.根据权利要求15所述的方法，还包括：

利用所述输出电压调节反馈闭环的比较器，向提供所述时钟信号的时钟发生器提供停止信号；

由所述比较器接收参考电压；以及

由所述比较器接收来自分压器的反馈电压，所述分压器被耦合到所述输出端子，其中引起所述电流负载增加包括：使所述分压器的电阻器短路。

18.根据权利要求12所述的方法，还包括：

利用所述输出电压调节反馈闭环的比较器，向提供所述时钟信号的时钟发生器提供停止信号；

由所述比较器接收参考电压；

由所述比较器接收来自分压器的反馈电压，所述分压器被耦合到所述输出端子；以及

通过禁用所述比较器来禁用所述输出电压调节反馈闭环。

19.根据权利要求12所述的方法，其中当使所述电荷泵电路放电时，所述多个电荷泵级继续对所述输入电压进行升压。

20.一种电荷泵电路，包括：

输入端子；

输出端子；

多个电荷泵级，耦合在所述输入端子与所述输出端子之间；

分压器，耦合在所述输出端子和接地之间；

开关，耦合在所述分压器的电阻器两端；

比较器，所述比较器具有耦合到所述分压器的中间节点的第一输入、以及被配置为接收参考电压的第二输入；

时钟发生器，所述时钟发生器耦合到所述多个电荷泵级，并且具有耦合到所述比较器的输出的输入；和

放电控制级，所述放电控制级被配置为通过闭合所述开关来使所述电荷泵电路放电。

21.根据权利要求20所述的电荷泵电路，其中所述放电控制级被配置为通过禁用所述比较器来使所述电荷泵电路放电。

22.根据权利要求20所述的电荷泵电路，其中所述放电控制级被配置为通过引起由所述时钟发生器提供的时钟信号的频率降低来使所述电荷泵电路放电。

23.根据权利要求22所述的电荷泵电路，其中所述放电控制级被配置为通过以下操作使所述电荷泵电路放电：

在闭合所述开关之后禁用所述比较器；以及

在禁用所述比较器之后引起所述时钟信号的频率降低。

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