CN111200064A - 形成环绕式栅极场效晶体管的方法 - Google Patents

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Abstract

一种形成环绕式栅极场效晶体管的方法，包括以下步骤。形成环绕纳米碳管的通道部分的栅极结构。形成环绕纳米碳管的源极/漏极延伸部分的内部间隔物，源极/漏极延伸部分自纳米碳管的通道部分向外延伸。内部间隔物包括形成界面偶极子的两个介电层。界面偶极子将掺杂引入至纳米碳管的源极/漏极延伸部分。

Description

形成环绕式栅极场效晶体管的方法
技术领域
本揭示的一些实施例是有关于一种形成环绕式栅极场效晶体管的方法。
背景技术
随着半导体行业为了追求更高的元件密度、更高的效能及更低的成本而向纳米技术制程节点发展，来自制造及设计问题的挑战导致了三维设计的开发，诸如，环绕式栅极(GAA)结构。非基于硅(Si)的低尺寸材料为有望提供优异的静电性质(例如，用于短通道效应)及更高效能(例如，较少的表面散射)的候选材料。纳米碳管(carbon nanotube,CNT)由于其高的载流子迁移率及大体上一维的结构而被视为一种有希望的候选材料。
发明内容
在一些实施例中，一种形成环绕式栅极场效晶体管的方法，包括以下步骤。在基板之上形成底部支撑层。在底部支撑层之上沉积第一组纳米碳管。在第一组纳米碳管及底部支撑层之上形成第一支撑层，以使得第一组纳米碳管嵌入第一支撑层中。在第一支撑层之上沉积第二组纳米碳管。在第二组纳米碳管及第一支撑层之上形成第二支撑层，以使得第二组纳米碳管嵌入第二支撑层中。通过图案化至少第一支撑层及第二支撑层而形成鳍片结构。在鳍片结构之上形成牺牲栅极结构。在牺牲栅极结构及鳍片结构之上形成介电层。移除牺牲栅极结构以使得暴露鳍片结构的一部分。通过自鳍片结构的已暴露部分选择性地蚀刻第一支撑层及第二支撑层释放鳍片结构中的纳米碳管的通道区域。形成围绕纳米碳管的通道区域的栅极结构。释放纳米碳管的源极/漏极延伸区域，源极/漏极延伸区域自纳米碳管的通道区域向外延伸。形成环绕源极/漏极延伸区域的内部间隔物结构，内部间隔物结构包括接触源极/漏极延伸区域的第一介电层，及在第一介电层之上的第二介电层，第一介电层及第二介电层形成界面偶极子。形成与源极/漏极延伸区域及内部间隔物结构相邻的源极/漏极结构。
附图说明
当结合随附诸图阅读时，自以下详细描述最佳地理解本揭示的一些实施例的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1A、图1B、图1C、图1D、图1E及图1F图示根据本揭示的一实施例的环绕式栅极场效晶体管(GAA FET)的依序制造制程的各种阶段；
图2A、图2B、图2C、图2D及图2E图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图3A、图3B及图3C图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图4A、图4B、图4C及图4D图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图5A及图5B图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图6A及图6B图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图7A及图7B图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图8A及图8B图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图9A、图9B及图9C图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图10A、图10B及图10C图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图11A及图11B图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图12A、图12B、图12C、图12D及图12E图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图13A、图13B、图13C及图13D图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图14A、图14B及图14C图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图15A及图15B图示根据本揭示的一实施例的GAA FET的依序制造制程的各种阶段；
图16图示根据本揭示的一实施例的集成电路的结构。
【符号说明】
10…基板
12…光阻剂图案
15…底部支撑层
18…遮罩图案
20…支撑层
21…第一支撑层
22…第二支撑层
23…支撑层
24…支撑层
25…支撑层
26…支撑层
30…鳍片结构
40…牺牲栅极结构
42…遮罩层
44…栅极外部间隔物
45…底切
46…内衬层
50…第一层间介电(ILD)层
55…栅极空间
60…第二ILD层
65…源极/漏极接触开口
70…源极/漏极接触件/下部接触层
70A…第一接触层
72…源极/漏极接触件/上部接触层
72A…第二接触层
75…源极/漏极接触开口
76…源极/漏极结构
76A…源极/漏极结构
78…末端接合的接触区域
79…末端接合的接触区域
90(N)…内部间隔物
90(P)…内部间隔物
90U…薄层
92…第一介电层
94…第二介电层
100…纳米碳管(CNT)
100C…通道区域
100E…延伸部分
100EE…部分
100EE(N)…源极/漏极延伸区域
100EE(P)…源极/漏极延伸区域
101…栅极结构
101E…边缘表面
102…栅极介电层
104…功函数调整层
106…栅电极层
108…边缘表面
1000…IC元件
1010…n型元件
1020…p型元件
X、Y、Z...方向
具体实施方式
应理解，以下揭示内容提供了用于实施本揭示的一些实施例的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实施例或实例以简化本揭示的一些实施例。当然，这些仅为实例，且并不意欲为限制性的。举例而言，元件的尺寸并不限于所揭示的范围或值，而是可取决于制程条件及/或元件的所需性质。此外，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可形成为插入第一特征与第二特征之间而使得第一特征与第二特征可不直接接触的实施例。为了简化及清楚，可以不同比例任意地绘制各种特征。在随附附图中，为了简化可省去一些层/特征。
另外，为了描述简单起见，可在本揭示的一些实施例中使用诸如“在……下面”、“下方”、“下部”、“上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所图示的一个元件或特征与另一(其他)元件或特征的关系。除了诸图中所描绘的定向以外，这些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。元件可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。另外，术语“由……制成”可意谓“包括”或“由……组成”。另外，在以下制造制程中，在所述操作中/在所述操作之间可存在一或更多个额外操作，且可改变操作的次序。在本揭示的一实施例中，短语“A、B及C中的一者”意谓“A、B及/或C”(A、B、C、A与B、A与C、B与C，或A、B及C)，且并不意谓来自A的一个元件、来自B的一个元件以及来自C的一个元件，除非另有描述。
具有纳米级(例如，约1纳米)的直径的纳米碳管(CNT)由于其圆柱形的几何形状、优异的电学及机械性质而被视为制作最终缩小的FET元件的材料之选。使用具有约10纳米或更小的栅极长度的CNT的场效晶体管(field effect transistor,FET)表现出优异的电学特性。然而，尚未建立起与CMOS制造技术相容的制造技术。在本揭示的一些实施例中，通过在基板上堆叠已对准的CNT的层以及由堆叠CNT形成鳍片结构，提供与CMOS技术相容的水平环绕式栅极制程流程。
在一些实施例中，半导体元件包括场效晶体管的新型结构，此新型结构包括堆叠的环绕式栅极(GAA)纳米碳管(CNT)。半导体元件包括对准的CNT的阵列，连同包裹着此阵列的栅极介电层以及栅电极层。具有CNT的环绕式栅极场效晶体管(GAA FET)可应用于进阶技术节点中的逻辑电路。然而，制造基于CNT的元件已造成了问题，诸如，难以增大CNT密度以获得更高的电流，防止管间相互作用使得CNT束结构中的CNT效能降级，及/或缺乏将高密度GAA CNT整合至电路中的可行制造制程。以下实施例提供可解决这些问题的使用CNT的GAAFET及其制造制程。
图1A至图15B图示根据本揭示的一实施例的使用纳米碳管的GAA FET的依序制造制程的各种阶段。应理解，可在图1A至图15B中所示的制程之前、在其期间以及在其之后提供额外操作，且可替代或消除以下所述操作中的一些而获得方法的额外实施例。操作/制程的次序可互换。
如图1A中所示，在基板10之上形成底部支撑层15。在一些实施例中，基板10可以由以下的各者制成。适当的元素半导体，诸如，硅、金刚石或锗；适当的合金或化合物半导体，诸如，IV族化合物半导体，例如硅锗(SiGe)、碳化硅(SiC)、硅锗碳化物(SiGeC)、锗锡(GeSn)、硅锡(SiSn)、硅锗锡(SiGeSn)，以及III-V族化合物半导体，例如砷化镓、铟镓砷化物(InGaAs)、砷化铟、磷化铟、锑化铟、镓砷磷化物或镓铟磷化物，或其类似者。可使用绝缘材料(诸如，玻璃)作为基板。在一些实施例中，底部支撑层15由绝缘材料制成。在一些实施例中，底部支撑层包括氧化硅、氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氢碳氧化硅(SiOCN)及碳氮化硅(SiCN)或其他适当绝缘材料的一或更多个层。在其他实施例中，底部支撑层包括硅(Si)、锗(Ge)及硅锗(SiGe)中的一者的多晶或非晶材料。底部支撑层15可通过适当的膜形成方法形成，诸如，热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)。在某些实施例中，使用氧化硅(例如，SiO2)作为底部支撑层15。
接着，如图1B中所示，在底部支撑层15之上布置一或更多个纳米碳管(CNT)100。在一些实施例中，不使用底部支撑层，且将CNT 100直接安置在基板10上。将CNT布置在底部支撑层15上，与大体上同一方向(例如，Y方向)对准。在一些实施例中，CNT 100的对准与Y方向的偏差为约±10度，且在其他实施例中为约±5度。在某些实施例中，偏差为约±2度。在一些实施例中，以范围为自约50个管/微米至约300个管/微米的密度布置CNT 100，且在其他实施例中，密度在自约100个管/微米至约200个管/微米的范围中。CNT100的长度(在Y方向上)在一些实施例中在自约0.5微米(μm)至约5μm的范围中，且在其他实施例中在自约1μm至约2μm的范围中。在一些实施例中，CNT 100的平均直径在自约1.0纳米(nm)至约2.0nm的范围中。
可通过各种方法形成纳米碳管，诸如，电弧放电或激光烧蚀方法。形成的CNT分散在溶剂中，诸如，十二烷基硫酸钠(SDS)。亦可经由在石英或蓝宝石基板上进行的化学气相沉积(CVD)形成CNT。在一些实施例中，可使用各种方法将CNT转移至另一基板并安置在另一基板上，诸如，浮动蒸发自组装方法。
在将CNT转移至底部支撑层15上之后，在安置于底部支撑层15上的CNT(第一组CNT)之上形成第一支撑层21，如图1C中所示。在一些实施例中，第一支撑层21包括硅(Si)、锗(Ge)及硅锗(SiGe)中的一者的多晶或非晶材料。在其他实施例中，第一支撑层21包括氧化硅、氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氢碳氧化硅(SiOCN)及碳氮化硅(SiCN)或其他适当绝缘材料的一或更多个层。在一些实施例中，第一支撑层21包括有机材料，诸如，有机聚合物。在某些实施例中，第一支撑层21由与底部支撑层15不同的材料制成。在其他实施例中，第一支撑层21由与底部支撑层15相同的材料制成。可通过适当的膜形成方法来形成第一支撑层21，诸如，CVD、PVD或ALD。在一个实施例中，由于ALD的高厚度均匀性及厚度可控性而使用ALD。
在一些实施例中，如图1C中所示，当在第一组CNT 100之上保形地形成第一支撑层时，第一支撑层的上表面具有波浪形状，此波浪形状具有波峰及波谷。第一支撑层21的厚度在一些实施例中在自约2nm至约10nm的范围中，且在其他实施例中在自约3nm至约5nm的范围中。
接着，在第一支撑层21之上形成第二支撑层22。在一些实施例中，第二支撑层22由与一些实施例中的第一支撑层相同的材料制成。第二支撑层22的厚度大体上与第一支撑层21的厚度相同。在一些实施例中，相对于平均厚度，厚度的差异在±5％内。
另外，在第二支撑层22上安置第二组CNT 100。当第一支撑层的上表面具有如图1C中所示的波浪形状时，倾向于将第二组CNT 100布置在波浪形状的波谷处。
在一些实施例中，重复形成CNT的组及形成支撑层，以形成其中每一者中皆嵌入有CNT的n个支撑层，其中n为三或更大的整数。在一些实施例中，n高达20。图1D示出一个实施例，在此实施例中形成六个支撑层21、22、23、24、25及26，因此形成安置在支撑层20中的CNT的六个层。在以下解释中，将第一支撑层21至第六支撑层26称作支撑层20。
在其他实施例中，如图1E中所示，在第一支撑层21形成为具有波浪式上表面之后，执行一或更多个平坦化操作以使支撑层21的上表面变平。平坦化操作包括回蚀制程或化学机械研磨(CMP)。在一个实施例中，使用CMP。
接着，如上所述，在变平的第一支撑层21上形成第二组CNT 100及第二支撑层22。重复此制程以获得如图1F中所示的结构。
在图1D及图1F中，以恒定间距布置一个层中的CNT，且使垂直方向上的CNT对准。然而，支撑层20中CNT的布置并不限于图1D及图1F中的布置。在一些实施例中，一个层中的CNT在X方向上具有随机间距。在一些实施例中，当CNT 100的平均直径为DCNT时，CNT的水平间距PH为DCNT≤PH≤10×DCNT。在一些实施例中，两个相邻CNT彼此接触。另外，在一些实施例中，在垂直方向上，不同层中的至少两个CNT 100并不彼此对准。通过支撑层的厚度来决定CNT100的垂直间距PV(参见图4C)。在一些实施例中，相邻层中的CNT 100的垂直间距PV为0.9×PA≤PV≤1.1×PA，其中PA为多个层的平均间距。在其他实施例中，垂直间距PV为0.95×PA≤PV≤1.05×PA。
在一些实施例中，在基板10之上转移CNT 100之后，执行如图2A至图2E中所示的修整制程。在将CNT 100转移至底部支撑层15上之后，如图2A及图2B所示，使用微影操作，在CNT 100的中心部分之上形成光阻剂图案12，作为覆盖层。暴露CNT 100的末端部分，如图2C中所示。光阻剂图案12的宽度W21在一些实施例中在自约50nm至约2000nm的范围中，且在其他实施例中在自约100nm至约1000nm的范围中。接着，通过蚀刻移除CNT 100的已暴露的末端部分，如图2D中所示。另外，如图2E中所示，接着通过干式蚀刻及/或使用有机溶剂的湿式移除来移除抗蚀剂图案12。
注意图3A及图3B，通过使用一或更多个微影及蚀刻操作，在支撑层20之上形成遮罩图案18，且将具有CNT 100的支撑层20图案化成一或更多个鳍片结构30。遮罩图案18在一些实施例中为光阻剂层，且在其他实施例中可为由介电材料制成的硬遮罩。在一些实施例中，可通过任何适当方法来图案化鳍片结构30。举例而言，可使用一或更多个光微影制程来图案化鳍片结构，包括极紫外线(extreme ultraviolet,EUV)微影、双图案化或多图案化制程。大体而言，双图案化或多图案化制程组合了光微影制程与自对准制程，从而允许产生的图案的间距(例如)比原本使用单个、直接光微影制程可获得的图案的间距小。举例而言，在一个实施例中，在基板之上形成牺牲层并使用光微影制程来图案化此牺牲层。使用自对准制程在经图案化的牺牲层旁边形成间隔物。接着移除牺牲层，且可接着使用剩余间隔物或顶杆来图案化鳍片结构。
在一些实施例中，鳍片结构30在X方向上的宽度在自约5nm至约20nm的范围中，且在其他实施例中在自约7nm至约12nm的范围中。在图3B中，底部支撑层15由与支撑层20不同的材料制成，且因此不图案化底部支撑层15。在图3C中，底部支撑层15由与支撑层20相同的材料或类似的材料制成，且因此底部支撑层15亦被图案化成鳍片结构。
每鳍片结构的CNT 100的总数目在一些实施例中在自约5至约100的范围中，且在其他实施例中在自约10至约50的范围中。在鳍片结构中所含有的每一支撑层中，取决于元件设计及配置，CNT 100的数目可在1个CNT 100与15个CNT 100之间的范围中变化。在实施例中，鳍片结构中的每一支撑层包括3个CNT 100。
图4A至图4D示出一个鳍片结构30中的CNT的各种配置。如图4A中所示，在一些实施例中，在支撑层20的侧表面处部分地暴露CNT 100。在此情形下，执行移除操作以移除部分暴露的CNT，如图4B中所示。移除操作可为使用含氧气体的电浆处理。
在一些实施例中，如图4C及图4D中所示，一个层中的CNT 100的数目不同于另一层。另外，在一些实施例中，一个层中的CNT的间距不同于另一层中的CNT 100的间距。在一些实施例中，在一个层内，CNT 100的间距可变化。如图4D中所示，在一些实施例中，一个层中的相邻CNT 100彼此接触，且在某些实施例中，另一层中的CNT皆不彼此接触。在一些实施例中，在垂直方向上无CNT与另一CNT接触。
随后，在鳍片结构30之上形成牺牲栅极结构40，如图5A及图5B中所示。图5A为沿X方向的横截面图，且图5B为沿Y方向的横截面图。通过在鳍片结构30之上毯覆沉积牺牲栅电极层以使得鳍片结构30完全嵌入牺牲栅电极层中，形成牺牲栅极结构40。牺牲栅电极层包括硅、锗，或硅锗，诸如，多晶硅或非晶硅。在一些实施例中，牺牲栅电极层的厚度在自约100nm至约200nm的范围中。在一些实施例中，牺牲栅电极层经历平坦化操作。使用CVD(包括LPCVD及PECVD)、PVD、ALD或其他适当制程来沉积牺牲栅电极层。在一些实施例中，不在鳍片结构30与牺牲栅电极层之间形成牺牲栅极介电层，且在其他实施例中，在鳍片结构30与牺牲栅电极层之间形成牺牲栅极介电层。
随后，在牺牲栅电极层40之上形成遮罩层42。遮罩层42包括氮化硅(SiN)层、氧化硅层或其他适当硬遮罩层中的一或更多者。接下来，在遮罩层上执行图案化操作，且将牺牲栅电极层图案化为牺牲栅极结构40，如图5A及图5B中所示。通过图案化牺牲栅极结构，于牺牲栅极结构40的相对侧上部分暴露鳍片结构30，藉此限定源极/漏极(S/D)区域，如图5B中所示。在实施例中，可互换使用源极及漏极且其结构大体上相同。在图5A及图5B中，在两个鳍片结构30之上形成两个牺牲栅极结构40，但牺牲栅极结构的数目并不限于此配置。在一些实施例中，可在Y方向上布置一个或两个以上的牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一或更多个虚设牺牲栅极结构，以提高图案保真度。
在形成牺牲栅极结构40之后，通过使用CVD或其他适当方法，保形地形成用于栅极外部间隔物44的绝缘材料的毯覆层，如图6A及图6B中所示。以保形方式来沉积毯覆层，以使得毯覆层形成为在牺牲栅极结构40的垂直表面(诸如，侧壁)、水平表面及顶部上具有大体上相等的厚度。在一些实施例中，将毯覆层沉积至自约2nm至约10nm的范围中的厚度。在一些实施例中，毯覆层的绝缘材料为基于氮化硅的材料，诸如，氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氢碳氧化硅(SiOCN)及碳氮化硅(SiCN)，及其组合。在某些实施例中，绝缘材料为碳氧化硅(SiOC)、氢碳氧化硅(SiOCN)及碳氮化硅(SiCN)中的一者。自图5B及图6B可理解，在一些实施例中，CNT 100由支撑层20支撑但不由外部间隔物44支撑(锚定)。在一些实施例中，在形成用于外部间隔物44的毯覆层之前，稍微蚀刻支撑层20以暴露CNT 100的末端。在此情形下，CNT 100的末端由外部间隔物44支撑(锚定)。
另外，如图6A及图6B中所示，通过各向异性蚀刻在牺牲栅极结构40的相对侧壁上形成栅极外部间隔物44。在形成毯覆层之后，使用(例如)反应性离子蚀刻(RIE)在毯覆层上执行各向异性蚀刻。在各向异性蚀刻制程期间，自水平表面移除大部分绝缘材料，留下垂直表面(诸如，牺牲栅极结构的侧壁以及已暴露的鳍片结构的侧壁)上的介电间隔物层。遮罩层42可自外部间隔物暴露。在一些实施例中，可随后执行各向同性蚀刻制程，以自已暴露的鳍片结构30的S/D区域的上部移除绝缘材料。
随后，视情况形成内衬层46(诸如，蚀刻终止层)以覆盖栅极结构40连同外部间隔物44及已暴露的鳍片结构30。在一些实施例中，内衬层46包括通过CVD(包括LPCVD及PECVD)、PVD、ALD或其他适当制程形成的基于氮化硅的材料，诸如，氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、氢碳氧化硅(SiOCN)及碳氮化硅(SiCN)及其组合。在某些实施例中，内衬层46由氮化硅制成。另外，如图6A及图6B中所示，形成第一层间介电(interlayerdielectric,ILD)层50。用于第一ILD层50的材料包括化合物，包括硅(Si)、氧(O)、碳(C)及/或氢(H)，诸如，氧化硅、氢碳氧化硅(SiCOH)及碳氧化硅(SiOC)。可将诸如聚合物的有机材料用于第一ILD层50。
在形成第一ILD层50之后，执行诸如CMP的平坦化操作，以使得牺牲栅电极层40被暴露，如图7A及图7B中所示。接着，如图8A及图8B中所示，移除牺牲栅电极层40，藉此暴露栅极空间55中的鳍片结构的通道区域。可使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅极结构40。当牺牲栅电极层40为多晶硅且第一ILD层50为氧化硅时，可使用诸如TMAH溶液的湿式蚀刻剂来选择性地移除牺牲栅电极层40。
另外，如图9A至图9C中所示，移除栅极空间55中的支撑层20以释放CNT 100。图9C为等角视图。可使用电浆干式蚀刻及/或湿式蚀刻选择性地移除支撑层20以释放CNT 100。当支撑层20为多晶硅或非晶硅且第一ILD层50为氧化硅时，使用诸如TMAH溶液的湿式蚀刻剂。当牺牲栅电极层40及支撑层20由同一材料制成时，通过同一蚀刻操作执行牺牲栅电极层40的移除及支撑层20的移除。
在释放CNT 100的通道区域100C之后，栅极结构101形成为包裹着通道区域100C。具体而言，在CNT 100周围形成栅极介电层102，如图10A至图10C中所示。图10C为栅极结构的放大图。在一些实施例中，栅极介电层102包括介电材料的一或更多个层，诸如，氧化硅、氮化硅或高k介电材料、其他适当介电材料及/或其组合。高k介电材料的实例包括二氧化铪(HfO2)、氧硅化铪(HfSiO)、氢氧硅化铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适当的高k介电材料，及/或其组合。在一些实施例中，栅极介电层102对于n通道FET而言由HfO2制成，且对于p通道FET而言由Al2O3制成。栅极介电层102在一些实施例中具有在自约0.5nm至约2.5nm的范围中的厚度，且在其他实施例中具有在自约1.0nm至约2.0nm的范围中的厚度。可通过CVD、ALD或任何适当方法形成栅极介电层102。在一个实施例中，使用诸如ALD的高度保形沉积制程形成栅极介电层102，以便确保形成在CNT 100的每一通道区域周围具有均匀厚度的栅极介电层。
在一些实施例中，在形成栅极介电层102之前，在CNT周围形成界面层(未示出)。在一些实施例中，界面层由(例如)SiO2制成，且具有在自约0.5nm至约1.5nm的范围中的厚度。在其他实施例中，界面层的厚度在自约0.6nm至约1.0nm的范围中。
在某些实施例中，在栅极介电层102上形成一或更多个功函数调整层104。功函数调整层104由导电材料制成，诸如，单层氮化钛(TiN)、氮化钽(TaN)、碳铝化钽(TaAlC)、碳化钛(TiC)、碳化钽(TaC)、钴(Co)、铝(Al)、铝化钛(TiAl)、钛化铪(HfTi)、硅化钛(TiSi)、硅化钽(TaSi)或碳铝化钛(TiAlC)，或这些材料中的两者或更多者的多层。在某些实施例中，使用氮化钛(TiN)作为功函数调整层104。可通过ALD、PVD、CVD、电子束蒸镀或其他适当制程形成功函数调整层104。另外，可针对可使用不同金属层的n通道FET及p通道FET单独地形成功函数调整层104。
接着，如图10A及图10B中所示，在功函数调整层104之上形成栅电极层106。栅电极层106包括导电材料的一或更多个层，诸如，多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、氮化钛(TiN)、氮化钨(WN)、铝化钛(TiAl)、氮铝化钛(TiAIN)、氮碳化钽(TaCN)、碳化钽(TaC)、氮硅化钽(TaSiN)、金属合金、其他适当材料及/或其组合。功函数调整层104在一些实施例中具有在自约0.5nm至约5.0nm的范围中的厚度，且在其他实施例中具有在自约0.8nm至约1.5nm的范围中的厚度。可通过CVD、ALD、电镀或其他适当方法形成栅电极层106。栅电极层106亦沉积在第一ILD层50的上部表面之上，且接着通过使用(例如)CMP来平坦化形成于第一ILD层50之上的栅极介电层102、功函数调整层104及栅电极层106，直至露出第一ILD层50为止。
在图10A及图10B中，栅极介电层完全包裹CNT 100中的每一者，且功函数调整层104亦完全包裹CNT 100中的每一者。在一些实施例中，在相邻CNT 100的功函数调整层104之间形成空间，且由栅电极层106填充这些空间。
在其他实施例中，如图11A及图11B中所示，功函数调整层104填充相邻CNT 100的栅极介电层102之间的空间，且栅电极层106覆盖功函数调整层104的外表面。
接着，如图12A至图12C中所示，在第一ILD层50之上形成第二ILD层60，且通过使用一或更多个微影及蚀刻操作形成源极/漏极接触开口65。图12C为等角视图。通过此操作，CNT 100的延伸部分100E暴露于源极/漏极接触开口65中。延伸部分100E自CNT 100的通道部分100C延伸。CNT 100的通道部分100C为CNT 100的被栅极结构101包裹的部分。
在实施例中，当形成源极/漏极接触开口65时，进一步蚀刻支撑层20以使得支撑层20大体上完全被移除，其中在外部间隔物44或内衬层46中的一或更多者下方形成底切45，如图12B中所示。
在一些其他实施例中，如图12D中所示，支撑层20的一部分保留在外部间隔物44下方并与栅极结构相对。当支撑层20由介电材料制成时，剩余支撑层20充当内部间隔物的一部分，此内部间隔物将栅电极层106与随后形成的源极/漏极接触件70/72分隔开(图14B)。
在一些其他实施例中，当形成源极/漏极接触开口65时，进一步蚀刻支撑层20，但保留剩余支撑层20的薄层，如图12E中所示。剩余支撑层20的薄层相对于外部间隔物44向内延伸，使得在外部间隔物44或内衬层46中的一或更多者下方形成底切45。如本文中所述，底切45用以促进保留在最终元件结构中的CNT 100的延伸部分100E的掺杂。
接下来，如图13A至图13D中所示，双层内部间隔物90形成在源极/漏极接触开口65内并与栅极结构101(或具体言之是栅极结构101的边缘表面101E)相邻。双层内部间隔物90包括至少第一介电层92，及在第一层92之上的第二介电层94。在一些实施例中，内部间隔物90亦可包括在第二层94之上的第三层。选定内部间隔物90的多个层的材料以在其间形成界面偶极子。通过内部间隔物90的多个层92、94之间的界面偶极子，将n型掺杂(电子)或p型掺杂(空穴)引入CNT 100的延伸部分100E中。如此，内部间隔物90的材料选择亦取决于待引入延伸部分100E中的掺杂的类型。举例而言，将氮氧化铝的化合物(AlOxNy)用作第一层92且将二氧化铪(HfO2)用作第二层94，以将n型掺杂引入CNT 100的延伸部分100E。通过颠倒的沉积次序，将二氧化铪(HfO2)用作第一层92且将AlOxNy用作第二层94，以将p型掺杂引入CNT100的延伸部分100E。以下的表1示出用于双层内部间隔物90的实例材料组合。
层1 层2 层3 n或p掺杂
氧化铝(Al<sub>2</sub>O<sub>3</sub>) 二氧化铪(HfO<sub>2</sub>) 无 n
Al<sub>2</sub>O<sub>3</sub> 二氧化钛(TiO<sub>2</sub>) 无 n
Al<sub>2</sub>O<sub>3</sub> 二氧化硅(SiO<sub>2</sub>) Al<sub>2</sub>O<sub>3</sub> p
Al<sub>2</sub>O<sub>3</sub> 氧化镁(MgO) 帽(Cap) n或p
表1为用于掺杂CNT的材料组合。
具体而言，如图13A中所示，可通过适当的膜形成方法来形成第一层92，诸如，热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)。举例而言，第一层92形成在栅极结构101及CNT 100的延伸部分100E之上的孔隙65内。第一层92形成为具有范围为自约0.5nm至约3nm的厚度的薄膜。在实施例中，第一层92为约1nm。在实施例中，控制第一层的厚度T1以使得第一层92未完全填充底切45。在实施例中，亦控制第一层的厚度T1以使得第一层92在垂直方向上未完全填充CNT 100之间或当中的空间D1。亦即，T1<1/2D1。第一层92的此厚度控制确保形成与CNT 100的延伸部分100E重叠的界面偶极子。由于小的厚度，第一层92的垂直部分(例如，与栅极结构101相邻)可形成为具有不一致的厚度或甚至具有空穴。这些缺陷(若存在)为可接受的，因为第二层94形成在第一层92之上，且第二层94的垂直部分不与CNT 100相邻，且与第一层92的水平部分相比较而言较不关注掺杂目的。
如图13B中所示，在第一层92之上形成第二层94。第二层形成为具有比第一层92大的厚度。在实施例中，第二层94的厚度范围为自约2nm至约6nm。在实施例中，可形成第二层94以填充孔隙65的其余部分。作为说明性实例，图13B示出将第二层94沉积为薄层，此并不限制本揭示的一些实施例的范畴。相对薄的第一层92经由形成于第一层92与第二层94之间的界面偶极子促进延伸部分100E的掺杂。
如图13C中所示，执行各向异性蚀刻以形成内部间隔物90。各向异性蚀刻亦形成源极/漏极接触开口75。在实施例中，内部间隔物90的与栅极结构101相对的所得表面90S大体上垂直于外部间隔物44的外部或内衬层46的外表面。在另一实施例中，表面90S形成为向外超出了外部间隔物44的外表面或内衬层46的外表面。另外，在实施例中，视情况，第一层92或第二层94中的一或更多者的薄层90U可保持与外部间隔物44或内衬层46相邻，且可成为内部间隔物结构90的第二区段90U。应注意，第二区段90U在技术上并非“内部间隔物”，且仅出于描述性目的而将其称作内部间隔物90的第二区段。
在一个实施例中，如图13C中所示，各向异性蚀刻对于CNT 100而言为选择性的，以使得CNT 100(或具体言之是延伸部分100E)保留在源极/漏极接触开口75内。延伸部分100E的部分100EE与所形成的内部间隔物90相邻，且通过形成于内部间隔物90的第一层92与第二层94(及/或第三层，若存在的话)之间的界面偶极子掺杂。掺杂浓度大体在约0.4载流子/nm至0.6载流子/nm的范围中。通过此掺杂浓度，部分100EE成为CNT 100的通道部分100C与形成在源极/漏极接触开口75中的源极/漏极结构之间的源极/漏极延伸区域100EE。内部间隔物90包裹每一源极/漏极延伸部分100EE。
在另一实施例中，如图13D中所示，在形成源极/漏极接触开口75时，各向异性蚀刻亦移除CNT 100的一些延伸部分100E。如此，剩余延伸部分100E的边缘表面108垂直于内部间隔物90的表面90S。通过形成在内部间隔物90的第一层92与第二层94(及/或第三层，若存在的话)之间的界面偶极子来掺杂剩余的延伸部分100EE。掺杂浓度大体在约0.4载流子/nm至0.6载流子/nm的范围中。通过此掺杂浓度，剩余的延伸部分100E成为CNT 100的通道部分100C与形成在源极/漏极接触开口75中的源极/漏极结构之间的源极/漏极延伸区域100EE。
接下来，如遵循图13C的实施例的图14A及图14B中所示，通过以导电材料的一或更多个层来填充源极/漏极接触开口75，在源极/漏极接触开口75内形成源极/漏极结构76。导电材料包括钨(W)、铜(Cu)、钴(Co)、钛(Ti)、银(Ag)、铝(Al)、铝化钛(TiAl)、氮铝化钛(TiAlN)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、锰(Mn)、钴(Co)、钯(Pd)、镍(Ni)、铼(Re)、铱(Ir)、钌(Ru)、铂(Pt)及锆(Zr)、钪(Sc)、铒(Er)、钇(Y)、镧(La)中的一或更多者，或任何其他适当的导电材料。在一些实施例中，下部接触层70包裹CNT 100的延伸部分100E，且上部接触层72形成在下部接触层70之上。在一些实施例中，将下部接触层70用作功函数金属层。下部接触层70为Pd、Pt、Ru、Ni、Mg(用于pFET)或Sc、Er、Y、La、Ni、Mg(用于nFET)。在一些实施例中，上部接触层72为W、Cu及Co中的一或更多者，这些为适合于作为后端制程中的互连结构的金属材料。上部接触层72可用作源极/漏极电极。在一些其他实施例中，在CNT 100与下部接触层70之间形成第三接触层。应注意，在图14B中，出于简化目的而省去了第二区段90U。
在实施例中，如图14B中所示，上部接触层72并不在CNT 100之间垂直地向下延伸。本揭示的一些实施例并不受此实例限制。在其他实例中，上部接触层72可在CNT 100旁边及/或在CNT 100之间向下延伸。
在另一实施例中，如遵循图13D的实施例的图14C中所示，源极/漏极结构76A形成在源极/漏极接触开口75内并接触CNT 100的剩余延伸部分100EE的边缘表面108。在实施例中，源极/漏极结构76A包括为功函数金属材料的第一接触层70A，及为适合于后端制程的互连金属材料的第二接触层72A。第一接触层70A直接接触延伸部分100EE的边缘表面108，而第二接触层72A形成在第一接触层70A之上且在横向方向上与延伸部分100EE相对。
另外，在一些实施例中，一或更多个栅极接触件与源极/漏极接触件同时地形成，或通过与源极/漏极接触件不同的操作形成。
如图15A至图15B中所示，在源极/漏极结构76与CNT 100的源极/漏极延伸部分100EE之间形成末端接合的接触区域78、79。末端接合的接触区域78、79在其末端区域/边缘表面108处接触CNT 100的源极/漏极延伸部分100EE。这些末端接合的接触件78、79具有独立于接触长度的低接触电阻。
如图15A中所示，末端接合的接触区域78至少部分地嵌入相应CNT 100E内(作为说明性实例，示为完全嵌入)，且为形成在CNT 100与源极/漏极结构76的相邻金属层之间的金属碳化物。经由高温退火制程(例如，高于约900℃的退火温度)形成末端接合的接触区域78。
如图15B中所示，末端接合的接触区域79至少部分地嵌入相应CNT 100内，且包括与源极/漏极结构76的相邻金属层相同的金属材料。举例而言，源极/漏极结构76的相邻金属层为具有高的碳溶解度的金属材料，例如，Ni或Co。经由中温退火制程(例如，范围在约400℃至约600℃之间的退火温度)形成末端接合的接触区域79。通过此中温退火制程，CNT100的碳原子溶解，而不与源极/漏极结构76的相邻金属层反应。由源极/漏极结构76的相邻金属层的金属材料替代溶解的碳原子，此金属材料形成末端接合的接触区域79。
对于图14C的实例实施例而言，源极/漏极结构76A形成为直接接触CNT 100的延伸部分100EE的边缘表面108，亦即，末端接合。如此，不需要额外制程来形成末端接合的接触件。然而，可进行高温退火(例如，>900℃)或中温退火(例如，在约400℃至约600℃之间)，以进一步增强与CNT 100的延伸部分100EE的末端接合接触。
一个GAA FET中的CNT 100的总数目在一些实施例中在自约5至约100的范围中，且在其他实施例中在自约10至约50的范围中。在一些实施例中，一个GAA FET中的CNT的总数目与另一GAA FET中的CNT的总数目不同。在一些实施例中，在GAA FET中，CNT当中的两个CNT在水平方向上彼此接触，且在垂直方向上无CNT接触另一CNT。
在一些实施例中，首先形成源极/漏极结构76，且接着形成栅极结构101。
随后，执行另外的CMOS制程，以形成各种特征，诸如，额外的层间介电层、接触件/介层孔、互连金属层及钝化层，等等。
图16示出集成电路(IC)元件1000。IC元件1000包括形成在基板10的上的n型元件1010及p型元件1020。n型元件1010及p型元件1020中的每一者包括栅极结构101，此栅极结构101包括栅极介电层102、功函数调整层104及栅电极106。取决于元件设计或配置，n型元件1010及p型元件1020的功函数调整层104可为同一导电材料或不同导电材料。n型元件1010及p型元件1020中的每一者包括通道区域，此通道区域含有CNT 100的多个通道部分100C。n型元件1010及p型元件1020可在其相应通道区域中包括不同数目个通道部分CNT100C，或可在其相应通道部分中包括相同数目个通道部分100C。栅极结构101包裹着相应通道区域100C。n型元件1010及p型元件1020中的每一者包括源极/漏极结构76，此源极/漏极结构76包括功函数层70及源极/漏极电极72。对于类似的或可在n型元件1010与p型元件1020之间类似的这些特征而言，图16出于简化目的而使用一个元件符号来指代。
n型元件1010包括CNT 100的源极/漏极延伸区域100EE(N)，此源极/漏极延伸区域100EE(N)定位在通道部分100C与源极漏极结构76之间。在实施例中，源极/漏极延伸区域100EE(N)各自横向地定位在相应通道部分100C与源极/漏极结构76之间。更具体而言，源极/漏极延伸区域100EE(N)经由其边缘表面/末端部分108接触源极/漏极结构76的末端接合的接触区域78或79(在图16中示出末端接合的接触区域78)。末端接合的接触区域78/79包括金属碳化物，或源极/漏极结构76的与源极/漏极延伸区域100EE(N)相邻的导电层70的金属材料。
n型元件1010包括将栅极结构101与源极/漏极结构76分离开的内部间隔物90(N)。内部间隔物90(N)与源极/漏极延伸区域100EE(N)相邻。内部间隔物90(N)包括至少两个介电层：直接接触相应源极/漏极延伸区域100EE(N)的第一介电层92(N)以及形成在第一介电层92(N)之上的第二介电层94(N)。第一介电层92(N)及第二介电层94(N)在其间形成界面偶极子。界面偶极子将电子引入源极/漏极延伸区域100EE(N)中，以使得源极/漏极延伸区域100EE(N)为n型掺杂。在实施例中，第一介电层92(N)为Al2O3且第二介电层94(N)为HfO2。第一介电层92(N)相对薄，在约1nm至约2nm之间的范围中，以便促进经由界面偶极子对源极/漏极延伸区域100EE(N)的掺杂。
p型元件1020包括CNT 100的源极/漏极延伸区域100EE(P)，此源极/漏极延伸区域100EE(P)定位在通道部分100C与源极漏极结构76之间。在实施例中，源极/漏极延伸区域100EE(P)各自横向地定位在相应通道部分100C与源极/漏极结构76之间。更具体而言，源极/漏极延伸区域100EE(P)经由其边缘表面/末端部分108接触源极/漏极结构76的末端接合的接触区域78或79(在图16中示出末端接合的接触区域78)。末端接合的接触区域78/79包括金属碳化物，或源极/漏极结构76的与源极/漏极延伸区域100EE(P)相邻的导电层70的金属材料。
p型元件1020包括将栅极结构101与源极/漏极结构76分离开的内部间隔物90(P)。内部间隔物90(P)与源极/漏极延伸区域100EE(P)相邻。内部间隔物90(P)包括至少两个介电层：直接接触相应源极/漏极延伸区域100EE(P)的第一介电层92(P)以及形成在第一介电层92(P)之上的第二介电层94(P)。第一介电层92(P)及第二介电层94(P)在其间形成界面偶极子。界面偶极子将空穴引入源极/漏极延伸区域100EE(P)中，以使得源极/漏极延伸区域100EE(P)为p型掺杂。在实施例中，第一介电层92(P)为HfO2，且第二介电层94(P)为Al2O3，这基本上颠倒了n型元件1010的为Al2O3的第一介电层92(N)及为HfO2的第二介电层94(N)的堆叠次序。
n型元件1010或p型元件1020中分别对第一介电层92(N)、92(P)及第二介电层94(N)、94(P)的其他选择亦为可能的，且包括在本揭示的一些实施例中。内部间隔物90(N)、90(P)中的介电材料的选定层形成界面偶极子，这些界面偶极子分别以电子或空穴掺杂CNT100的相邻源极/漏极延伸区域100EE(N)或100EE(P)。有效掺杂的源极/漏极延伸区域100EE(N)、100EE(P)增强了使用CNT 100作为通道区域的n型元件1010、p型元件1020的效能。
第一介电层92(N)相对薄，在约1nm至约2nm之间的范围中，以便促进经由界面偶极子对源极/漏极延伸区域100EE(N)的掺杂。
本揭示的一些实施例的优势及特征经由以下实例实施例变得更加明显。
在本揭露的一方法实施例中，形成环绕式栅极场效晶体管的方法包括以下步骤。在基板之上形成底部支撑层。在底部支撑层之上沉积第一组纳米碳管(CNT)。在第一组CNT及底部支撑层之上形成第一支撑层，以使得第一组CNT嵌入第一支撑层中。在第一支撑层之上沉积第二组CNT。在第二组CNT及第一支撑层之上形成第二支撑层，以使得第二组CNT嵌入第二支撑层中。通过图案化至少第一支撑层及第二支撑层而形成鳍片结构。在鳍片结构之上形成牺牲栅极结构。在牺牲栅极结构及鳍片结构之上形成介电层。移除牺牲栅极结构以使得暴露鳍片结构的一部分。通过自鳍片结构的已暴露部分移除支撑材料而暴露CNT的通道区域。形成围绕CNT的已暴露的通道区域的栅极结构。暴露CNT的源极/漏极延伸区域。源极/漏极延伸区域自CNT的通道区域向外延伸。形成与源极/漏极延伸区域相邻的内部间隔物结构。内部间隔物结构包括与源极/漏极延伸区域相邻的第一介电层，及在第一介电层之上的第二介电层，第一介电层及第二介电层形成界面偶极子。形成与源极/漏极延伸区域及内部间隔物结构相邻的源极/漏极结构。
在一些实施例中，重复形成纳米碳管的一组及形成支撑层，以形成其中嵌入有纳米碳管的组的n个支撑层，其中n为三或更大的整数。
在一些实施例中，底部支撑层为绝缘材料。
在一些实施例中，基板为半导体材料。
在一些实施例中，第一支撑层与第二支撑层是由相同的材料制成。
在一些实施例中，第一支撑层及第二支撑层包括硅、锗或硅锗中的其中之一的多晶的或非晶的材料。
在一些实施例中，第一支撑层及第二支撑层包括介电材料。
在一些实施例中，底部支撑层包括与第一支撑层或第二支撑层中的至少一个不同的材料。
在一些实施例中，形成环绕式栅极场效晶体管的方法包括在形成第一支撑层或第二支撑层中的至少一个之后执行平坦化操作。
在一些实施例中，释放纳米碳管的所述源极/漏极延伸区域包括以下步骤。在介电层中形成与栅极结构相邻的开口，以暴露第一支撑层及第二支撑层的与纳米碳管的延伸部分相邻的部分。通过蚀刻移除第一支撑层及第二支撑层的已暴露部分，以暴露纳米碳管的延伸部分。形成内部间隔物结构包括
形成第一介电层，第一介电层覆盖纳米碳管的已暴露的延伸部分；以及在第一介电层之上形成第二导电层。
在一些实施例中，形成开口包括形成与栅极结构相邻的底切区域，且其中第一介电层及第二介电层中的两者形成在底切区域内。
在一些实施例中，形成环绕式栅极场效晶体管的方法包括形成源极/漏极结构的末端接合的接触区域，末端接合的接触区域与源极/漏极延伸区域的边缘表面相邻。
在一些实施例中，末端接合的接触区域包括金属碳化物材料或金属材料中的一个。
在一些实施例中，鳍片结构中，纳米碳管当中的两个纳米碳管在水平方向上彼此接触，且纳米碳管在垂直方向上并不彼此接触。
在一些实施例中，栅极结构包括包裹纳米碳管中的每一个的栅极介电层、形成于栅极介电层上的功函数调整层，及形成在功函数调整层上的栅电极层。
在本揭露的一结构实施例中，一种环绕式栅极场效晶体管包括基板，及在基板之上的纳米碳管。纳米碳管包括通道区域，以及自通道区域延伸的源极/漏极延伸部分。栅极结构包裹纳米碳管的通道部分。内部间隔物结构包裹纳米碳管的源极/漏极延伸部分并与栅极结构相邻。内部间隔物结构包括接触源极/漏极延伸部分的第一介电层以及在第一介电层之上的第二介电层。第一介电层及第二介电层形成界面偶极子。此结构亦包括源极/漏极结构，此源极/漏极结构横向地与内部间隔物结构及源极/漏极延伸部分相邻。
在一些实施例中，源极/漏极结构包括末端接合的接触区域。末端接合的接触区域横向地接触源极/漏极延伸部分的边缘表面。
在一些实施例中，末端接合的接触区域至少部分地嵌入纳米碳管的一延伸部分内。
在本揭露的一电路实施例中，一种集成电路包括基板、在基板之上的第一元件及第二元件。第一元件包括在基板之上的第一纳米碳管，此第一纳米碳管包括第一通道部分及自第一通道部分延伸的第一源极/漏极延伸部分。第一元件亦包括与第一纳米碳管的第一通道部分相邻的第一栅极结构、与第一纳米碳管的第一源极/漏极延伸部分相邻的第一内部间隔物结构，以及横向地与第一内部间隔物结构及第一源极/漏极延伸部分相邻的第一源极/漏极结构。第一内部间隔物结构包括接触第一源极/漏极延伸部分的第一介电层以及在第一介电层之上的第二介电层。第二元件包括在基板之上的第二纳米碳管。第二纳米碳管包括第二通道区域，以及自第二通道区域延伸的第二源极/漏极延伸部分。第二元件亦包括与第二纳米碳管的第二通道部分相邻的第二栅极结构、与第二纳米碳管的第二源极/漏极延伸部分相邻的第二内部间隔物结构，以及横向地与第二内部间隔物结构及第二源极/漏极延伸部分相邻的第二源极/漏极结构。第二内部间隔物结构包括接触第二源极/漏极延伸部分的第三介电层以及在第二介电层之上的第四介电层。第三介电层不同于第二介电层，或第四介电层不同于第二介电层。
在一些实施例中，第一介电层包括与第四介电层相同的介电材料，且第二介电层包括与第三介电层相同的借电材料。
前文概述了若干实施例或实例的特征，使得熟悉此项技艺者可较佳理解本揭示的一些实施例的态样。熟悉此项技艺者应了解，他们可容易地使用本揭示的一些实施例作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例或实例的相同优势的其他制程及结构的基础。熟悉此项技艺者亦应认识到，这些等效构造不脱离本揭示的一些实施例的精神及范畴，且他们可在不脱离本揭示的一些实施例的精神及范畴的情况下在本文中作出各种改变、代替及替换。

Claims (1)

1.一种形成一环绕式栅极场效晶体管的方法，其特征在于，包含：
在一基板之上形成一底部支撑层；
在该底部支撑层之上沉积一第一组纳米碳管；
在该第一组纳米碳管及该底部支撑层之上形成一第一支撑层，以使得该第一组纳米碳管嵌入该第一支撑层中；
在该第一支撑层之上沉积一第二组纳米碳管；
在该第二组纳米碳管及该第一支撑层之上形成一第二支撑层，以使得该第二组纳米碳管嵌入该第二支撑层中；
通过图案化至少该第一支撑层及该第二支撑层而形成一鳍片结构；
在该鳍片结构之上形成一牺牲栅极结构；
在该牺牲栅极结构及该鳍片结构之上形成一介电层；
移除该牺牲栅极结构以使得暴露该鳍片结构的一部分；
通过自该鳍片结构的该已暴露部分选择性地蚀刻该第一支撑层及该第二支撑层释放该鳍片结构中的纳米碳管的通道区域；
形成围绕所述纳米碳管的所述通道区域的一栅极结构；
释放所述纳米碳管的源极/漏极延伸区域，所述源极/漏极延伸区域自所述纳米碳管的所述通道区域向外延伸；
形成环绕所述源极/漏极延伸区域的一内部间隔物结构，该内部间隔物结构包括接触所述源极/漏极延伸区域的一第一介电层，及在该第一介电层之上的一第二介电层，该第一介电层及该第二介电层形成一界面偶极子；以及
形成与所述源极/漏极延伸区域及该内部间隔物结构相邻的一源极/漏极结构。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088337B2 (en) * 2018-11-20 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing a field effect transistor using carbon nanotubes and field effect transistors
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11348835B2 (en) 2020-07-31 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Ion implantation for nano-FET
US11563083B2 (en) * 2020-08-14 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Dual side contact structures in semiconductor devices
US20220093596A1 (en) * 2020-09-23 2022-03-24 Intel Corporation Fabrication of gate-all-around integrated circuit structures having common metal gates and having gate dielectrics with a dipole layer
US11424367B2 (en) 2020-12-16 2022-08-23 International Business Machines Corporation Wrap-around contacts including localized metal silicide
US11925033B2 (en) * 2021-03-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded backside memory on a field effect transistor

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100075130A1 (en) * 2005-05-17 2010-03-25 Rensselaer Polytechnic Institute Controlled fabrication of hierarchically branched nanopores, nanotubes, and nanowires
US9487877B2 (en) * 2007-02-01 2016-11-08 Purdue Research Foundation Contact metallization of carbon nanotubes
US20090194424A1 (en) * 2008-02-01 2009-08-06 Franklin Aaron D Contact metallization of carbon nanotubes
US9252252B2 (en) * 2012-05-23 2016-02-02 Ecole polytechnique fédérale de Lausanne (EPFL) Ambipolar silicon nanowire field effect transistor
US9472773B1 (en) * 2015-12-09 2016-10-18 International Business Machines Corporation Stacked carbon nanotube multiple threshold device
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain
US10886268B2 (en) * 2016-11-29 2021-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with separated merged source/drain structure
US10193090B2 (en) * 2017-06-20 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10727427B2 (en) * 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
US11088337B2 (en) * 2018-11-20 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing a field effect transistor using carbon nanotubes and field effect transistors
KR102638741B1 (ko) * 2019-08-19 2024-02-22 삼성전자주식회사 반도체 메모리 소자

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