CN110875430B - 形成全环栅(gaa)fet的方法以及具有gaa fet的半导体器件 - Google Patents

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Abstract

本发明的实施例提供了一种形成全环栅(GAA)FET的方法以及具有GAA FET的半导体器件。在形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成底部支撑层，并且在底部支撑层上方设置第一组碳纳米管(CNT)。在第一组CNT和底部支撑层上方形成第一支撑层，从而使得第一组CNT嵌入到第一支撑层中。在第一支撑层上方设置第二组碳纳米管(CNT)。在第二组CNT和第一支撑层上方形成第二支撑层，从而使得第二组CNT嵌入到第二支撑层中。通过至少图案化第一支撑层和第二支撑层来形成鳍结构。

Description

形成全环栅(GAA)FET的方法以及具有GAA FET的半导体器件
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及形成全环栅场效应晶体管(GAA FET)的方法以及具有GAA FET的半导体器件。
背景技术
随着半导体产业在追求更高的器件密度、更高的性能和更低的成本的过程中已经进入纳米技术工艺节点，来自制造和设计的挑战已经导致诸如全环栅(GAA)结构的三维设计的发展。非Si基的低维材料是提供优异的静电(例如，用于短沟道效应)和更高的性能(例如，更少的表面散射)的有希望的候选者。碳纳米管(CNT)由于其高载流子迁移率和基本一维的结构而被认为是一种有希望的候选者。
发明内容
根据本发明的一个方面，提供了一种形成全环栅场效应晶体管(GAA FET)的方法，所述方法包括：在衬底上方形成底部支撑层；在所述底部支撑层上方设置第一组碳纳米管(CNT)；在所述第一组碳纳米管和所述底部支撑层上方形成第一支撑层，从而使得所述第一组碳纳米管嵌入到所述第一支撑层中；在所述第一支撑层上方设置第二组碳纳米管(CNT)；在所述第二组碳纳米管和所述第一支撑层上方形成第二支撑层，从而使得所述第二组碳纳米管嵌入到所述第二支撑层中；以及通过至少图案化所述第一支撑层和所述第二支撑层来形成鳍结构。
根据本发明的另一个方面，提供了一种形成全环栅场效应晶体管(GAA FET)的方法，所述方法包括：在衬底上方形成鳍结构，在所述鳍结构中，碳纳米管(CNT)嵌入支撑材料中，在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构和所述鳍结构上方形成介电层；去除所述牺牲栅极结构，从而使得暴露所述鳍结构的部分；从所述鳍结构的暴露的所述部分处去除所述支撑材料，从而使得暴露所述碳纳米管的沟道区；以及在所述碳纳米管的暴露的沟道区周围形成栅极结构。
根据本发明的另一个方面，提供了一种具有全环栅场效应晶体管(GAA FET)的半导体器件，包括：第一全环栅场效应晶体管；以及第二全环栅场效应晶体管，其中：所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管中的每个均包括：碳纳米管(CNT)，设置在衬底上方；栅极结构，形成在沟道区中的所述碳纳米管周围；以及源极/漏极接触件，形成在源极/漏极区中的所述碳纳米管周围，其中：所述第一全环栅场效应晶体管中的所述碳纳米管的总数与所述第二全环栅场效应晶体管中的所述碳纳米管的总数不同。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B、图1C、图1D、图1E和图1F示出根据本发明的实施例的全环栅场效应晶体管(GAA FET)的顺序制造工艺的各个阶段。
图2A、图2B、图2C、图2D和图2E示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图3A、图3B和图3C示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图4A、图4B、图4C和图4D示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图5A和图5B示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图6A和图6B示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图7A和图7B示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图8A和图8B示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图9A、图9B和图9C示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图10A、图10B和图10C示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图11A和图11B示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图12A、图12B和图12C示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图13A和图13B示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图14A、图14B和图14C示出根据本发明的实施例的GAA FET的顺序制造工艺的各个阶段。
图14D示出根据本发明的实施例的GAA FET的顺序制造工艺的不同阶段。
具体实施方式
应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简明和清楚，可以以不同的尺寸任意地绘制各个部件。在附图中，为了简明，可省略一些层/部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。另外，术语“由...制成”可以意为“包括”或者“由...组成”。此外，在随后的制造工艺中，在所描述的操作中/之间可以存在一个或多个额外的操作，并且可以改变操作的顺序。在本发明中，短语“A、B和C中的一个”是指“A、B和/或C”(A，B，C，A和B，A和C，B和C，或A、B和C)，并不意味着来自A的一个元件、来自B的一个元件和来自C的一个元件，除非另有说明。
具有nm级(例如，约1nm)直径的碳纳米管(CNT)由于其圆柱形几何形状、优异的电气和机械性能而被认为是用于制造最终的按比例缩小的FET器件的首选材料。使用栅极长度为约10nm或更小的CNT的场效应晶体管(FET)显示出优异的电气特性。然而，尚未建立与CMOS制造技术兼容的制造技术。在本发明中，通过在衬底上堆叠对准的CNT层并且由堆叠的CNT形成鳍结构，提供了与CMOS技术兼容的水平的全环栅工艺流程。
在一些实施例中，半导体器件包括新型场效应晶体管结构，其中，该新型场效应晶体管结构包括堆叠的全环栅(GAA)碳纳米管(CNT)。半导体器件包括对准的CNT的阵列，其中，栅极介电层和栅电极层包裹在对准的CNT的阵列周围。具有CNT的GAA FET可以应用于先进技术节点中的逻辑电路。然而，制造基于CNT的器件已经导致各种问题，诸如难以增加CNT密度以获得更高的电流，难以防止降低CNT束结构中的CNT性能的管间相互作用，和/或缺乏将高密度GAA CNT集成到电路中的可行的制造工艺。以下实施例提供了可以解决这些问题的使用CNT的GAA FET及其制造工艺。
图1A至图13B示出根据本发明的实施例的使用碳纳米管的GAA FET的顺序制造工艺的各个阶段。应当理解，可以在图1A至图13B所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可以互换操作/工艺的顺序。
如图1A所示，在衬底10上方形成底部支撑层15。在一些实施例中，衬底10可以由以下材料制成：诸如硅、金刚石或锗的合适的元素半导体；诸如Ⅳ族化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、Ⅲ-Ⅴ族化合物半导体(例如，砷化镓、砷化铟镓、砷化铟、磷化铟、锑化铟，磷砷化镓或磷化铟镓)的合适的合金或化合物半导体等。诸如玻璃的绝缘材料可以用作衬底。在一些实施例中，底部支撑层15由绝缘材料制成。在一些实施例中，底部支撑层包括氧化硅、氮化硅、SiON、SiOC、SiOCN和SiCN或其他合适的绝缘材料的一层或多层。在其他实施例中，底部支撑层包括Si、Ge和SiGe中的一种的多晶材料或非晶材料。可以通过诸如热氧化、化学汽相沉积(CVD)、物理汽相沉积(PVD)或原子层沉积(ALD)的合适的膜形成方法来形成底部支撑层15。在特定实施例中，氧化硅(例如，SiO2)用作底部支撑层15。
然后，如图1B所示，在底部支撑层15上方布置一个或多个碳纳米管(CNT)100。在一些实施例中，不使用底部支撑层，并且在衬底10上直接设置CNT 100。CNT布置在底部支撑层15上且在大致相同的方向(例如，Y方向)上对准。在一些实施例中，对准的CNT 100从Y方向的偏差为约±10度，并且在其他实施例中为约±5度。在特定实施例中，偏差为约±2度。在一些实施例中，CNT 100布置为具有在从约50管/μm至约300管/μm的范围的密度，并且在其他实施例中，该密度在从约100管/μm至约200管/μm的范围内。在一些实施例中，CNT 100的长度(在Y方向上)在从约0.5μm至约5μm的范围内，并且在其他实施例中，该长度在从约1μm至约2μm的范围内。在一些实施例中，CNT 100的平均直径在从约1.0nm至约2.0nm的范围内。
可以通过诸如电弧放电或激光烧蚀方法的各种方法形成碳纳米管。将形成的CNT分散在诸如十二烷基硫酸钠(SDS)的溶剂中。在一些实施例中，可以使用诸如悬置蒸发自组装方法的各种方法将CNT转移至衬底且设置在衬底上。
如图1C所示，在将CNT 100转移到底部支撑层15上之后，在设置在底部支撑层15上的CNT(第一组CNT)上方形成第一支撑层21。在一些实施例中，第一支撑层21包括Si、Ge和SiGe中的一种的多晶材料或非晶材料。在其他实施例中，第一支撑层包括氧化硅、氮化硅、SiON、SiOC、SiOCN和SiCN或其他合适的绝缘材料的一层或多层。在一些实施例中，第一支撑层21包括诸如有机聚合物的有机材料。在特定实施例中，第一支撑层21由与底部支撑层15不同的材料制成。在其他实施例中，第一支撑层21由与底部支撑层15相同的材料制成。可以通过诸如CVD、PVD或ALD的合适的成膜方法形成第一支撑层21。在一个实施例中，ALD由于其高度的厚度均匀性和厚度可控性而被使用。
在一些实施例中，如图1C所示，当在第一组CNT 100上方共形地形成第一支撑层时，第一支撑层的上表面具有波浪状，其中，该波浪状具有峰和谷。在一些实施例中，第一支撑层21的厚度在从约2nm至约10nm的范围内，并且在其他实施例中，该厚度在从约3nm至约5nm的范围内。
然后，在第一支撑层21上方形成第二支撑层22。在一些实施例中，第二支撑层22由与第一支撑层相同的材料制成。第二支撑层22的厚度与第一支撑层21的厚度大致相同。在一些实施例中，该厚度的差异相较于平均厚度在±5％之内。
此外，在第二支撑层22上设置第二组CNT 100。当第一支撑层的上表面具有如图1C所示的波浪状时，第二组CNT 100倾向于布置在波浪状的波谷处。
在一些实施例中，重复形成CNT组和形成支撑层以形成n个支撑层，其中，在每个支撑层中嵌入CNT，其中，n是三或更大的整数。在一些实施例中，n高达20。图1D示出一个实施例，其中，形成六个支撑层21、22、23、24、25和26，从而形成设置在支撑层20中的六层CNT。在以下说明中，第一至第六支撑层21至26称为支撑层20。
在其他实施例中，如图1E所示，在第一支撑层21形成有波浪状上表面之后，实施一个或多个平坦化操作以平坦化支撑层21的上表面。平坦化操作包括回蚀刻工艺或化学机械抛光(CMP)工艺。在一个实施例中，使用CMP。
然后，如上所述，在平坦的第一支撑层21上形成第二组CNT 100和第二支撑层22。重复该工艺以获得图1F中所示的结构。
如图1D和图1F所示，一层中的CNT以恒定的节距布置，并且垂直方向上的CNT对准。然而，CNT在支撑层20中的布置不限于图1D和图1F的那些。在一些实施例中，一层中的CNT在X方向上具有随机节距。在一些实施例中，当CNT 100的平均直径是DCNT时，CNT的水平节距PH是DCNT≤PH≤10×DCNT。在一些实施例中，两个相邻的CNT彼此接触。此外，在一些实施例中，在垂直方向上，不同层中的至少两个CNT 100彼此不对准。通过支撑层的厚度确定CNT 100的垂直节距PV。在一些实施例中，相邻层中的CNT 100的垂直节距PV是0.9×PA≤PV≤1.1×PA，其中，PA是多层的平均节距。在其他实施例中，垂直节距PV为0.95×PA≤PV≤1.05×PA。
在一些实施例中，在将CNT 100转移到衬底10上方之后，实施如图2A至图2E所示的修整工艺。如图2A和图2B所示在将CNT 100转移到底部支撑层15上之后，通过使用光刻操作，在CNT 100的中心部分上方形成光刻胶图案12，作为覆盖层。如图2C所示，暴露CNT 100的端部。在一些实施例中，光刻胶图案12的宽度W21在从约50nm至约2000nm的范围内，并且在其他实施例中，该宽度在从约100nm至约1000nm的范围内。然后，如图2D所示，通过蚀刻去除CNT 100的暴露的端部。此外，如图2E所示，然后通过使用有机溶剂的干蚀刻和/或湿去除来去除光刻胶图案12。
注意到图3A和图3B，通过使用一个或多个光刻和蚀刻操作，在支撑层20上方形成掩模图案18，并且将具有CNT 100的支撑层20图案化成一个或多个鳍结构30。在一些实施例中，掩模图案18是光刻胶层，并且在其他实施例中可以是由介电材料制成的硬掩模。在一些实施例中，可以通过任何合适的方法来图案化鳍结构30。例如，可以使用一个或多个光刻工艺来图案化鳍结构，其中，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺结合光刻工艺和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层且使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或芯轴来图案化鳍结构。
在一些实施例中，鳍结构30在X方向上的宽度在从约5nm至约20nm的范围内，并且在其他实施例中，该宽度在从约7nm至约12nm的范围内。如图3B所示，底部支撑层15由与支撑层20不同的材料制成，并且因此底部支撑层15未被图案化。如图3C所示，底部支撑层15由与支撑层20相同或类似的材料制成，并且因此底部支撑层15也被图案化成鳍结构。
在一些实施例中，每个鳍结构中的CNT 100的总数在从约5至约100的范围内，并且在其他实施例中，该总数在从约10至约50的范围内。
图4A至图4D示出一个鳍结构30中的CNT的各种配置。如图4A所示，在一些实施例中，在支撑层20的侧表面处部分地暴露CNT 100。如图4B所示，在这种情况下，实施去除操作以去除部分暴露的CNT。去除操作可以是使用含氧气体的等离子体处理。
在一些实施例中，如图4C和图4D所示，一层中CNT 100的数量与另一层不同。此外，在一些实施例中，一层中的CNT的节距与另一层中的CNT 100的节距不同。在一些实施例中，CNT 100的节距可在一层内变化。如图4D所示，在一些实施例中，一层中的相邻CNT 100彼此接触，而在特定实施例中，另一层中的CNT不彼此接触。在一些实施例中，CNT在垂直方向上不接触另一CNT。
后续地，如图5A和图5B所示，在鳍结构30上方形成牺牲栅极结构40。图5A是沿X方向的截面图，并且图5B是沿Y方向的截面图。通过在鳍结构30上方毯式沉积牺牲栅电极层来形成牺牲栅极结构40，从而使得鳍结构30完全嵌入在牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅、锗或硅锗。在一些实施例中，牺牲栅电极层的厚度在从约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD、PVD、ALD或其他合适的工艺沉积牺牲栅电极层。在一些实施例中，在鳍结构30和牺牲栅电极层之间不形成牺牲栅极介电层，而在其他实施例中，在鳍结构30和牺牲栅电极层之间形成牺牲栅极介电层。
后续地，在牺牲栅电极层40上方形成掩模层42。掩模层42包括氮化硅(SiN)层和氧化硅层中的一种或多种。接着，如图5A和图5B所示，对掩模层实施图案化操作并且将牺牲栅电极层图案化为牺牲栅极结构40。如图5B所示，通过图案化牺牲栅极结构，在牺牲栅极结构40的相对侧上部分地暴露鳍结构30，从而限定源极/漏极(S/D)区。在本发明中，互换地使用源极和漏极并且源极和漏极的结构大致相同。如图5A和图5B所示，在两个鳍结构30上方形成两个牺牲栅极结构40，但是牺牲栅极结构的数量不限于这种配置。在一些实施例中，可以在Y方向上布置一个或多于两个牺牲栅极结构。在特定实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以提高图案保真度。
如图6A和图6B所示，在形成牺牲栅极结构40之后，通过使用CVD或其他合适的方法共形地形成用于栅极侧壁间隔件44的绝缘材料的毯式层。以共形的方式形成毯式层，从而使得毯式层形成为在诸如牺牲栅极结构40的侧壁、水平表面和顶部的垂直表面上具有大致相同的厚度。在一些实施例中，毯式层沉积为具有在从约2nm至约10nm的范围内的厚度。在一些实施例中，毯式层的绝缘材料是诸如SiN、SiON、SiOCN或SiCN和它们的组合的氮化硅基材料。在特定实施例中，绝缘材料是SiOC、SiCON和SiCN中的一种。如从图5B和图6B中理解的，在一些实施例中，CNT 100由支撑层20支撑，但不由侧壁间隔件44支撑(锚定，anchored)。在一些实施例中，在形成用于侧壁间隔件44的毯式层之前，轻微蚀刻支撑层20以暴露CNT 100的两端。在这种情况下，由侧壁间隔件44支撑(锚定)CNT 100的端部。
此外，如图6A和图6B所示，通过各向异性蚀刻在牺牲栅极结构40的相对侧壁上形成栅极侧壁间隔件44。在形成毯式层之后，使用例如反应离子蚀刻(RIE)对毯式层实施各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，留下位于垂直表面(诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁)上的介电间隔件层。掩模层42可以从侧壁间隔件处暴露。在一些实施例中，可以后续实施各向同性蚀刻工艺以从暴露的鳍结构30的S/D区的上部处去除绝缘材料。
后续地，形成诸如蚀刻停止层的衬垫层46，以覆盖具有侧壁间隔件44的栅极结构40和暴露的鳍结构30。在一些实施例中，衬垫层46包括通过CVD形成的氮化硅基材料(诸如氮化硅、SiON、SiOCN或SiCN以及它们的组合)，其中，CVD包括LPCVD和PECVD、PVD、ALD或其他合适的工艺。在特定实施例中，衬垫层46由氮化硅制成。此外，如图6A和图6B所示，形成第一层间介电(ILD)层50。用于第一ILD层50的材料包括诸如氧化硅、SiCOH和SiCO的具有Si、O、C和/或H的化合物。诸如聚合物的有机材料可以用于第一ILD层50。
如图7A和图7B所示，在形成第一ILD层50之后，实施诸如CMP的平坦化操作，从而暴露牺牲栅电极层40。然后，如图8A和图8B所示，去除牺牲栅电极层40，从而暴露栅极间隔55中的鳍结构的沟道区。可以使用等离子体干蚀刻和/或湿蚀刻来去除牺牲栅极结构40。当牺牲栅电极层40是多晶硅并且第一ILD层50是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂选择性地去除牺牲栅电极层40。
此外，如图9A至图9C所示，去除栅极间隔55中的支撑层20以释放CNT 100。图9C是等轴视图。相对于刻CNT 100，可以使用等离子体干蚀刻和/或湿蚀选择性地去除支撑层20。当支撑层20是多晶硅或非晶硅并且第一ILD层50是氧化硅时，使用诸如TMAH溶液的湿蚀刻剂。当牺牲栅电极层40和支撑层20由相同材料制成时，通过相同的蚀刻操作实施牺牲栅电极层40的去除和支撑层20的去除。
如图10A至图10C所示，在释放CNT 100的沟道区之后，在CNT 100周围形成栅极介电层102。图10C是栅极结构的放大图。在一些实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层102由HfO2制成，从而用于n沟道FET，以及栅极介电层102由Al2O3制成，从而用于p沟道FET。在一些实施例中，栅极介电层102的厚度在从约0.5nm至约2.5nm的范围内，并且在其他实施例中，栅极介电层102的厚度在从约1.0nm至约2.0nm的范围内。可以通过CVD、ALD或任何合适的方法来形成栅极介电层102。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层102以确保在CNT 100的每个沟道区周围形成具有均匀厚度的栅极介电层。
在一些实施例中，在形成栅极介电层102之前，在CNT周围形成界面层(未示出)。界面层由例如SiO2制成，并且在一些实施例中，界面层具有在从约0.5nm至约1.5nm的范围内的厚度。在其他实施例中，界面层的厚度在从约0.6nm至约1.0nm的范围内。
在特定实施例中，在栅极介电层102上形成一个或多个功函调整层104。功函调整层104由诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层的导电材料制成。在特定实施例中，TiN用作功函调整层104。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成功函调整层104。此外，可以使用不同的金属层单独地形成用于n沟道FET和p沟道FET的功函调整层104。
然后，如图10A和图10B所示，在功函调整层104上方形成栅电极层106。栅电极层106包括诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的一层或多层导电材料。在一些实施例中，栅电极层106的厚度在从约0.5nm至约5.0nm的范围内，并且在其他实施例中，栅电极层106的厚度在从约0.8nm至约1.5nm的范围内。可以通过CVD、ALD，电镀或其他合适的方法来形成栅电极层106。还在第一ILD层50的上表面上方沉积栅电极层106，并且然后通过使用例如CMP平坦化形成在第一ILD层50上方的功函调整层104和栅电极层106，直到暴露第一ILD层50。
如图10A和图10B所示，栅极介电层完全包裹在每个CNT 100周围，并且功函调整层104也完全包裹在每个CNT 100周围。在一些实施例中，在相邻CNT 100的功函调整层104之间形成间隔，并且由栅电极层106填充该间隔。
在其他实施例中，如图11A和图11B所示，功函调整层104填充相邻CNT 100的栅极介电层102之间的间隔，并且栅电极层106覆盖功函调整层104的外表面。
然后，如图12A至图12C所示，在第一ILD层50上方形成第二ILD层60，并且通过使用一个或多个光刻和蚀刻操作形成源极/漏极接触开口65。图12C是等轴视图。通过该操作，在源极/漏极接触开口65中暴露CNT100的源极/漏极区。在一些实施例中，如图12B所示，支撑层20的部分保留在侧壁间隔件44下方。当支撑层20由介电材料制成时，剩余的支撑层20用作分隔栅电极层106和后续形成的源极/漏极接触件70/72的内部间隔件。
接下来，如图13A和图13B所示，源极/漏极接触开口65填充有一层或多层导电材料。导电材料包括W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr中的一种或多种，或任何其他合适的导电材料。在一些实施例中，下部接触层70包裹在CNT100的源极/漏极区周围，并且在下部接触层70上形成上部接触层72。在一些实施中，下部接触层70是TiN、Ti和TaN中的一种或多种。在一些实施例中，上部接触层是W、Cu和Co中的一种或多种。此外，在一些实施例中，一个或多个栅极接触件与源极/漏极接触件同时形成或者通过与源极/漏极接触件不同的操作形成。
在一些实施例中，一个GAA FET中的CNT 100的总数在从约5至约100的范围内，并且在其他实施例中，该总数在从约10至约50的范围内。在一些实施例中，一个GAA FET中的CNT的总数不同于另一GAA FET中的CNT的总数。在一些实施例中，在GAA FET中，CNT中的两个CNT在水平方向上彼此接触，并且CNT在垂直方向上不接触另一CNT。
在一些实施例中，首先形成源极/漏极接触件，并且然后形成栅极结构。
图14A至图14D示出根据本发明的其他实施例的使用碳纳米管的GAAFET的制造操作的各个阶段。应当理解，可以在图14A至图14D所示的工艺之前、期间和之后提供额外的操作，并且对于本方法的额外的实施例，可以替换或消除下面描述的一些操作。可以互换操作/工艺的顺序。在以下实施例中可以采用与相对于图1A至图13B描述的那些相同或类似的材料、配置、尺寸、工艺和/或操作，并且可以省略一些解释。
如图14A所示，当形成源极/漏极接触开口65时，进一步蚀刻支撑层20，从而使得完全去除支撑层20。然后，如图14B所示，在源极/漏极接触开口65中形成一层或多层介电材料，并且通过各向异性蚀刻，形成内部间隔件90。然后，类似于图13A和图13B，如图14C所示，形成源极/漏极接触件70/72。用于内部间隔件90的介电材料包括SiN、SiON、SiOCN、SiOC和SiCN中的一种或多种以及它们的组合。
在其他实施例中，如图14D所示，当形成源极/漏极接触开口65时，进一步蚀刻支撑层20，但是保留支撑层20的薄层。在一些实施例中，在CNT 100的与栅极结构相对的端部处保留支撑结构20的薄层。在支撑结构的薄层上形成内部间隔件90。
后续地，实施进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层、钝化层等的各个部件。
应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。例如，在本发明中，CNT的堆叠结构形成为鳍结构，可以增加一个GAA FET内的CNT密度。
根据本发明的一个方面，在形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成底部支撑层，在底部支撑层上方设置第一组碳纳米管(CNT)。在第一组CNT和底部支撑层上方形成第一支撑层，从而使得第一组CNT嵌入到第一支撑层中。在第一支撑层上方设置第二组碳纳米管(CNT)。在第二组CNT和第一支撑层上方形成第二支撑层，从而使得第二组CNT嵌入到第二支撑层中。通过至少图案化第一支撑层和第二支撑层来形成鳍结构。在一个或多个前述或以下实施例中，重复形成一组CNT和形成支撑层以形成n个支撑层，其中，在每个支撑层中嵌入CNT，其中，n是三或更大的整数。在一个或多个前述和以下实施例中，底部支撑层包括绝缘材料。在一个或多个前述和以下实施例中，衬底是半导体材料。在一个或多个前述和以下实施例中，第一支撑层和第二支撑层由相同的材料制成。在一个或多个前述和以下实施例中，第一支撑层和第二支撑层包括Si、Ge和SiGe中的一种的多晶或非晶材料。在一个或多个前述和以下实施例中，第一支撑层和第二支撑层包括介电材料。在一个或多个前述和以下实施例中，底部支撑层由与第一支撑层和第二支撑层不同的材料制成。在一个或多个前述和以下实施例中，在形成第一支撑层和第二支撑层中的至少一个之后实施平坦化操作。
根据本发明的另一方面，在形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成鳍结构，其中，在鳍结构中，碳纳米管(CNT)嵌入到支撑材料中。在鳍结构上方形成牺牲栅极结构。在牺牲栅极结构和鳍结构上方形成介电层。去除牺牲栅极结构，从而使得暴露鳍结构的部分。从鳍结构的暴露部分去除支撑材料，从而使得暴露CNT的沟道区。在CNT的暴露的沟道区周围形成栅极结构。在一个或多个前述和以下实施例中，支撑材料包括Si、Ge和SiGe中的一种的多晶或非晶材料。在一个或多个前述和以下实施例中，支撑材料包括与介电层不同的介电材料。在一个或多个前述和以下实施例中，在介电层和支撑材料中形成开口，从而使得暴露CNT的源极/漏极区，并且在CNT的暴露的源极/漏极区周围的开口中形成一个或多个导电层。在一个或多个前述和以下实施例中，在鳍结构中，CNT中的两个CNT在水平方向上彼此接触，并且CNT在垂直方向上不接触另一CNT。在一个或多个前述和以下实施例中，栅极结构包括包裹在每个CNT周围的栅极介电层、形成在栅极介电层上的功函调整层和形成在功函调整层上的主体栅电极层。在一个或多个前述和以下实施例中，功函调整层部分地包裹在CNT和栅极介电层周围。在一个或多个前述和以下实施例中，功函调整层完全包裹在每个CNT和栅极介电层周围。在一个或多个前述和以下实施例中，栅极介电层包括从由HfO2和Al2O3构成的组中选择的一种。在一个或多个前述和以下实施例中，功函调整层包括TiN。
根据本发明的另一方面，在形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成第一鳍结构和第二鳍结构，其中，在第一鳍结构和第二鳍结构中，碳纳米管(CNT)嵌入到支撑材料中。在第一鳍结构和第二鳍结构上方形成伪栅极结构。在伪栅极结构和第一鳍结构和第二鳍结构上方形成介电层。去除伪栅极结构，从而使得暴露第一鳍结构和第二鳍结构的部分。从第一鳍结构和第二鳍结构的暴露部分去除支撑材料，从而使得暴露CNT的沟道区。在CNT的暴露的沟道区周围形成栅极结构。第一鳍结构中的CNT的总数不同于第二鳍结构中的CNT的总数。
根据本发明的一个方面，具有全环栅场效应晶体管的半导体器件包括设置在衬底上方的碳纳米管(CNT)，形成在沟道区中的CNT周围的栅极结构，以及形成在源极/漏极区中的CNT周围的源极/漏极接触件。CNT中的两个CNT在水平方向上彼此接触，并且CNT在垂直方向上不接触另一CNT。在一个或多个前述和以下实施例中，栅极结构包括包裹在每个CNT周围的栅极介电层、形成在栅极介电层上的功函调整层和形成在功函调整层上的主体栅电极层。在一个或多个前述和以下实施例中，功函调整层部分地包裹在CNT和栅极介电层周围。在一个或多个前述和以下实施例中，功函调整层完全包裹在每个CNT和栅极介电层周围。在一个或多个前述和以下实施例中，栅极介电层包括从由HfO2和Al2O3构成的组中选择的一种。在一个或多个前述和以下实施例中，其中，功函调整层包括TiN。在一个或多个前述和以下实施例中，半导体器件还包括形成在栅极结构和源极/漏极接触件之间的内部间隔件。
根据本发明的另一方面，具有全环栅场效应晶体管(GAA FET)的半导体器件包括第一GAA FET和第二GAA FET。第一GAA FET和第二GAAFET中的每个包括设置在衬底上方的碳纳米管(CNT)，形成在沟道区中的CNT周围的栅极结构，以及形成在源极/漏极区中的CNT周围的源极/漏极接触件。第一GAA FET中的CNT总数与第二GAA FET中的CNT总数不同。在一个或多个前述和以下实施例中，栅极结构包括包裹在每个CNT周围的栅极介电层，形成在栅极介电层上的功函调整层和形成在功函调整层上的主体栅电极层。在一个或多个前述和以下实施例中，功函调整层部分地包裹在CNT和栅极介电层周围。在一个或多个前述和以下实施例中，功函调整层完全包裹在每个CNT和栅极介电层周围。在一个或多个前述和以下实施例中，栅极介电层包括从由HfO2和Al2O3构成的组中选择的一种。在一个或多个前述和以下实施例中，功函调整层包括TiN。在一个或多个前述和以下实施例中，半导体器件还包括形成在栅极结构和源极/漏极接触件之间的内部间隔件。
根据本发明的另一方面，具有全环栅场效应晶体管的半导体器件包括设置在衬底上方的碳纳米管(CNT)，形成在沟道区中的CNT周围的栅极结构，以及形成在源极/漏极区中的CNT周围的源极/漏极接触件。CNT布置在多层中，并且相邻层之间的节距P为0.9×PA≤P≤1.1×PA，其中，PA是多层的平均节距。在一个或多个前述和以下实施例中，栅极结构包括包裹在每个CNT周围的栅极介电层，形成在栅极介电层上的功函调整层和形成在功函调整层上的主体栅电极层。在一个或多个前述和以下实施例中，功函调整层部分地包裹在CNT和栅极介电层周围。在一个或多个前述和以下实施例中，功函调整层完全包裹在每个CNT和栅极介电层周围。在一个或多个前述和以下实施例中，栅极介电层包括从由HfO2和Al2O3构成的组中选择的一种。在一个或多个前述和以下实施例中，至少一个层中的CNT的总数不同于另一层中的CNT的总数。
上面概述了若干实施例或实例的特征，从而使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成全环栅场效应晶体管的方法，所述方法包括：
在衬底上方形成底部支撑层；
在所述底部支撑层上方设置第一组碳纳米管；
在所述第一组碳纳米管和所述底部支撑层上方形成第一支撑层，从而使得所述第一组碳纳米管嵌入到所述第一支撑层中；
在所述第一支撑层上方设置第二组碳纳米管；
在所述第二组碳纳米管和所述第一支撑层上方形成第二支撑层，从而使得所述第二组碳纳米管嵌入到所述第二支撑层中；以及
通过至少图案化所述第一支撑层和所述第二支撑层来形成鳍结构。
2.根据权利要求1所述的方法，其中，重复形成一组碳纳米管和形成支撑层，以形成其中嵌入有碳纳米管的n个支撑层，其中，n是三或更大的整数。
3.根据权利要求1所述的方法，其中，所述底部支撑层包括绝缘材料。
4.根据权利要求1所述的方法，其中，所述衬底是半导体材料。
5.根据权利要求1所述的方法，其中，所述第一支撑层和所述第二支撑层由相同的材料制成。
6.根据权利要求5所述的方法，其中，所述第一支撑层和所述第二支撑层包括Si、Ge和SiGe中的一种的多晶材料或非晶材料。
7.根据权利要求5所述的方法，其中，所述第一支撑层和所述第二支撑层包括介电材料。
8.根据权利要求5所述的方法，其中，所述底部支撑层由与所述第一支撑层和所述第二支撑层不同的材料制成。
9.根据权利要求1所述的方法，还包括：在形成所述第一支撑层和所述第二支撑层中的至少一个之后实施平坦化操作。
10.一种形成全环栅场效应晶体管的方法，所述方法包括：
在衬底上方形成由支撑材料制成的支撑层，其中碳纳米管水平地和垂直地嵌入所述支撑材料中；
通过图案化所述支撑层形成鳍结构，使得所述鳍结构包括水平地和垂直地嵌入在所述支撑材料中的所述碳纳米管，
在所述鳍结构上方形成牺牲栅极结构；
在所述牺牲栅极结构和所述鳍结构上方形成介电层；
去除所述牺牲栅极结构，从而使得暴露所述鳍结构的部分；
从所述鳍结构的暴露的所述部分处去除所述支撑材料，从而使得暴露所述碳纳米管的沟道区；以及
在所述碳纳米管的暴露的沟道区周围形成栅极结构。
11.根据权利要求10所述的方法，其中，所述支撑材料包括Si、Ge和SiGe中的一种的多晶材料或非晶材料。
12.根据权利要求10所述的方法，其中，所述支撑材料包括与所述介电层不同的介电材料。
13.根据权利要求10所述的方法，还包括：
在所述介电层和所述支撑材料中形成开口，从而使得暴露所述碳纳米管的源极/漏极区；以及
在位于所述碳纳米管的暴露的源极/漏极区周围的所述开口中形成一个或多个导电层。
14.根据权利要求10所述的方法，其中，在所述鳍结构中，所述碳纳米管中的两个碳纳米管在水平方向上彼此接触，并且所述碳纳米管在垂直方向上不接触另一所述碳纳米管。
15.根据权利要求10所述的方法，其中，所述栅极结构包括包裹在每个所述碳纳米管周围的栅极介电层，形成在所述栅极介电层上的功函调整层和形成在所述功函调整层上的主体栅电极层。
16.根据权利要求15所述的方法，其中，所述功函调整层部分地包裹在所述碳纳米管和所述栅极介电层周围。
17.根据权利要求15所述的方法，其中，所述功函调整层完全包裹在每个所述碳纳米管和所述栅极介电层周围。
18.根据权利要求15所述的方法，其中，所述栅极介电层包括从由HfO2和Al2O3构成的组中选择的一种。
19.根据权利要求15所述的方法，其中，所述功函调整层包括TiN。
20.一种具有全环栅场效应晶体管的半导体器件，包括：
第一全环栅场效应晶体管；以及
第二全环栅场效应晶体管，其中：
所述第一全环栅场效应晶体管和所述第二全环栅场效应晶体管中的每个均包括：
碳纳米管，水平地和垂直地设置在衬底上方；
栅极结构，形成在沟道区中的所述碳纳米管周围；以及
源极/漏极接触件，形成在源极/漏极区中的所述碳纳米管周围，其中：
所述第一全环栅场效应晶体管中的所述碳纳米管的总数与所述第二全环栅场效应晶体管中的所述碳纳米管的总数不同。
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