CN111149226B - 单个芯片串联连接vcsel阵列 - Google Patents

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Abstract

用于能够实现单个芯片串联连接垂直腔面发射激光器(VCSEL)阵列的方法、器件和系统被描述。在一方面中，所述单个芯片包括在导电层上的一个或多个非导电区域，以产生多个电分离导电区域。每个电分离区域可以具有多个VCSEL元件，包括串联连接的阳极区域和阴极区域。所述芯片连接到具有金属化图案的热沉，所述热沉将导电层上的每个电分离区域串联连接。在一方面中，金属化图案将第一电分离区域的阳极区域连接到第二电分离区域的阴极区域。金属化图案还可包括切口，所述切口保持每个导电层区域上的阳极区域和阴极区域之间的电分离，并且与蚀刻区域对准。

Description

单个芯片串联连接VCSEL阵列
相关申请的交叉引用
本申请要求2017年7月25日提交的美国临时专利申请号62/536,918的优先权及其权益。
技术领域
本公开涉及垂直腔面发射激光器(VCSEL)阵列以及与串联连接结构有关的器件、方法和系统。
背景技术
垂直腔面发射激光器(VCSEL)用于多种通信技术，包括短波长多模光纤通信系统。VCSEL在极端温度和辐射环境下也是有效且健壮的，从而使其可用于诸如照明器和工业热处理等应用。单个VCSEL器件通常在几毫瓦的光输出功率下工作，特别是在设计用于10Gb/s或更高的数据速率时。更大的光输出功率可以通过在公共基板或多个基板上构建同时寻址的VCSEL阵列获得。
然而，由于电流散布损耗和模态特性，VCSEL被限制为适中的孔径大小。为了将VCSEL缩放到更高的功率，通常的方法是在公共裸片上创建VCSEL阵列。阵列器件通常并联或串联连接组合，并且被设计用于低调制带宽。在并联布置中，在单个基板上的多个VCSEL通常共同地通过晶片连接，并且激光器与公共阴极连接并联电连接。这样的配置可以在例如美国专利7,949,024B2中找到，该美国专利描述了背向发射式VCSEL阵列的并联配置。然而，附加的大容量电容是VCSEL并联运行的限制因素，而且并联布置可能不是高电流脉冲驱动器电路的理想阻抗匹配。R.Carson，M.Warren，P.Dacha，T.Wilcox，J.Maynard，D.Abell，K.Otis和J.Lott，“Progress in high-power high-speed VCSEL arrays”，Proc.SPIE9766,Vertical-Cavity Surface-Emitting Lasers XX,97660B(2016年3月18日)，已经示出通过串联连接多个裸片可以获得更高的光功率。每个单体裸片具有并联连接的多个VCSEL，但是与该裸片以倒装芯片接合方式接合的热沉(sub-mount)可以与该裸片串联连接。
相对于单个并联连接VCSEL阵列，已经示出串联连接VCSEL阵列可以在给定电流下极大增强输出光功率，特别是在低占空比脉冲电流源下工作时。这种高功率脉冲光源特别适用于诸如闪光LiDAR和近距离NIR照明的应用。
在许多当前的串联连接配置中，每个VCSEL阵列包括一组布置在单个芯片或晶片上的并联VCSEL元件，以及由连接到芯片上的导电层的短路触点形成的公共阴极路径。多个芯片接合在一个公共热沉(sub-mount)上，并且布置为形成串联连接。在倒装芯片配置中，每个芯片的阳极都连接到在热沉上的公共电连接，并且在每个芯片上的公共阴极连接都连接到热沉上的下一个芯片的阳极连接。由于这样的配置在每个芯片上使用公共阴极布置，因此在公共热沉上“平铺”(tiling)多个芯片一直是实现串联连接配置的唯一方法。
从设计灵活性的角度来看，“平铺”方法具有许多优点。然而，也存在许多其中使用单个芯片具有更明显优点的配置。例如，在使用分段的微透镜组的激光组件中，这些透镜之间的相对对准精度是至关重要的，从而使得平铺芯片之间的相对角度差成为问题。另一个例子是存在低值电流源的情况，该电流源可以受益于与串联连接相关联的额外光功率，但平铺多个裸片所需的额外半导体裸片面积会导致成本和封装问题。
平铺还需要额外的有效面积(real estate)，并且多个芯片会导致成本增加和包装问题。因此，在某些情况下，这样的尺寸、成本和制造因素远甚于与串联连接相关联的额外光功率的优点。此外，由于匹配的性质更可能来自于安装在同一芯片上的VCSEL元件，所以当波长控制要求表明在串联连接中使用的VCSEL元件具有几乎相同的发射特性时，平铺可能不是优选的。
发明内容
描述了用于单个芯片串联连接垂直腔面发射激光器(VCSEL)阵列的方法、器件和系统。串联连接设计使来自给定电流源的峰值光功率比可以通过并联连接的单个阵列获得的峰值光功率更高。单个芯片可以包括半导体基板和导电层。导电层包括一个或多个非导电区域，所述一个或多个非导电区域通过蚀刻穿过导电层或通过离子注入形成，其在导电层上创建多个电分离区域。每个电分离区域可以具有多个VCSEL元件，包括串联连接的阳极区域和阴极区域。芯片还连接到具有金属化图案的热沉，这使得能够在导电层上的电分离区域之间进行串联连接。在一个实施例中，金属化图案将第一电分离区域的阴极区域连接到第二电分离区域的阳极区域。金属化图案还可以包括切口，所述切口保持在相同的电分离层区域上的阳极区域和阴极区域之间的电分离，并且与蚀刻的区域对准。
在一些实施例中，芯片的半导体基板可以是半绝缘或绝缘材料。蚀刻区域可以包括具有劈裂或切割边缘的蚀刻图案，并且可以进一步是一维或二维的。热沉金属化图案还可以匹配导电层蚀刻区域上的一个或多个蚀刻图案。芯片和热沉也可以通过倒装芯片接合或类似方法连接。在另一方面，每个电分离区域的阴极区域被定位在同一电分离区域中的阳极区域周围。此外，每个阴极区域包括多个短路触点。VCSEL元件可以电连接到外部驱动器电路。
附图说明
提供附图是为了图示说明本文中描述的示例实施例，而不是意在限制本公开的范围。
图1是图示说明根据实施例的倒装芯片接合的串联连接VCSEL的简化截面图，所述串联连接VCSEL与提供电流返回路径的短路VCSEL结构配对，从而阳极触点和阴极触点在芯片的同一侧；
图2是根据实施例的两个串联连接的VCSEL阵列的简化截面图，进一步图示说明了短路台面器件、散热器、接合层和其他特征；其中电分离区域通过沟槽分离或离子注入区域形成。
图3是两个串联连接的VCSEL阵列的替代实施例，其中电分离区域通过穿过基板的离子注入和沟槽分离的方法形成。
图4是两个串联连接的VCSEL阵列的替代实施例，其中电分离区域通过蚀刻穿过导电层并且去除半导体基板材料并用绝缘支撑基板替代形成。
图5是在单个芯片或裸片上串联连接的三个VCSEL阵列的示例性布局的顶视图。
图6图示了图5的单个芯片串联连接阵列连接到具有示例性金属化图案的热沉。
图7是在单个芯片或裸片上串联连接的四个VCSEL阵列的示例性布局的顶视图。
图8图示了图7的单个芯片串联连接阵列连接到具有示例性金属化图案的热沉。
具体实施方式
本文中描述了用于在单个芯片上实现垂直腔面发射激光器(VCSEL)阵列的多个串联连接的器件、系统和方法。相对于单个并联连接VCSEL阵列，串联连接VCSEL阵列极大地增强了来自于给定连续(CW)或脉冲电流源的输出光功率。当使用低占空比脉冲电流源工作时，增强的峰值光功率特别明显。这种高功率脉冲光源对于包括闪光LiDAR或近红外照明的各种应用特别有用。
在单个芯片上具有各种尺寸和配置的串联连接激光器阵列区域的能力可允许对驱动电路、激光器配置和输出微光学器件进行最佳匹配以最大化每个区域的输出。此外，VCSEL阵列设计的灵活性和多样性使剪裁(tailoring)整体光束输出成为可能。由于实施例不限于热沉上的特定“平铺”或其他布置，因此可以减少制造和其他成本。
在以下描述的实施例中，阵列中的VCSEL互连，以将阳极触点和阴极触点两者都制造在晶片的有源侧上。在这种配置中，可以使用非导电(未掺杂)的晶片作为器件基板，从而更容易电分离VCSEL。将阴极和阳极触点制造到晶片的同一侧的能力对于封装和集成来说是显著优点。单个倒装芯片接合步骤可以用于在包括有源集成电路的各种基板上进行组装。无需引线接合的直接互连将寄生电感最小化，从而实现短且高的电流脉冲操作。
根据实施例，图1示出在裸片的同一侧上具有阳极触点和阴极触点的倒装芯片接合的VCSEL阵列的简化示意性横截面。该图示出单个激光裸片或芯片100，其具有接触热沉基板200的单个激光器103和单个短路台面(mesa)105。然而实际上，单个芯片将具有许多激光器台面和短路台面。发光激光器是接触热沉上的阳极触点焊盘202的台面。接触阴极触点焊盘204的台面以类似于激光器台面的方式制造，但是电镀金属层124与激光器结构的p型掺杂层和n型掺杂层接触，创建电短路，因此没有电流流过结(junction)，并且不发光。可替代地，可以通过介电涂层将电镀金属层124与p型掺杂层分离，仅与n型掺杂材料接触并且将电流直接短路到热沉200上的阴极触点204。同样在该实施例中，没有电流流过结并且不发光。
将理解的是，在本文中公开的方法可以用于制造其他半导体器件的阵列，诸如发光二极管、光电检测器、边缘发射激光器、调制器、高电子迁移率晶体管、谐振隧穿二极管、异质结双极型晶体管、量子点激光器等。此外，将理解的是，该实施例中的VCSEL阵列器件100的图示说明仅出于说明的目的，并且绝不意味着限制本发明的范围。
在该实施例中，VCSEL阵列器件包括基板102，其通常包括砷化镓(GaAs)。然而，诸如磷化铟(InP)、砷化铟(InAs)、硅(Si)、外延生长的材料等的其他材料可以用来形成基板102。基板102通常包括晶格常数，该晶格常数被选择为将随后在其上生长的材料层中的缺陷最小化。还将理解的是，对随后生长的材料层的成分和厚度中的至少一个作出的选择将提供所期望的工作波长。随后的层经由使用分子束外延(MBE)、金属-有机化学气相沉积(MOCVD)等的外延生长而沉积在基板102上。
在一些实施例中，半导体基板102被掺杂以便为电流返回路径提供附加导电材料。该附加导电材料不是必需的，并且半导体基板102可以是具有非常低的电导率的未掺杂或半绝缘材料。在这种情况下，阴极接触层104是阵列中激光器之间的关键电连接层。
层104是VCSEL的半导体层结构中的掺杂层，其允许跨基板102的横向导电。金属层122(参见图2)与靠近激光器台面103的层104接触，以便减小对电流返回路径的电阻。导电阴极层104连接到短路台面105的电镀金属结构124。在实施例中，层104可以是晶格匹配的下部分布式布拉格反射器(DBR)，其被外延沉积在基板102上以形成VCSEL台面103和短路/接地台面105的凸起层中的第一凸起层。下部DBR 104由具有变化的(高和低)折射率的多层交替材料形成，或者由电介质波导的某些特性(诸如高度)的周期性变化(导致波导中有效折射率的周期性变化)形成。每个层边界都会引起光波的部分反射，结果得到的层的组合在期望的工作波长下用作高质量的反射器。因此，虽然下部DBR 104包括多于一个的材料层，但是为了简化和便于本文中的讨论，在图1中将其图示说明为由单个层组成。下部DBR 104的一部分也可以被制成导电的，以允许与VCSEL阵列器件进行电接触(未示出)。
在实施例中，有源区可以被外延沉积在下部DBR 104上，其中该有源区包括熔覆(cladding)层(和/或波导层)、阻挡层以及能够发射期望工作波长的大量光的活性材料。工作波长是大约在从约620nm至约1600nm范围内的波长(对于GaAs基板)。然而，将理解的是，可能期望其他波长范围，并且将取决于应用。
如本领域技术人员所理解的，发射波长实质上是根据用于创建DBR和有源区的材料的选择而确定的。此外，有源区可以包括各种发光结构，诸如量子点、量子阱等。导电的上部DBR区可以被定位有源区上，以允许形成欧姆电连接(未示出)。在一些实施例中，下部DBR104是n型掺杂而上部DBR是p型掺杂，但是这也可以相反，其中下部DBR 104是p型掺杂而上部DBR是n型掺杂。在其他实施例中，可以采用电绝缘的DBR(未示出)，其利用腔内触点和更靠近有源区的层。此外，掺杂的上部反射镜接触层(未示出)可以被定位上部DBR上，以便利与沉积在接触层120上的金属的欧姆电连接。
可以使用光刻和蚀刻来限定上面描述的每个台面及其结构。这可以通过共同的光刻步骤(诸如对正性厚抗蚀剂进行涂覆、曝光和显影)对外延生长层进行图案化来实现。抗蚀剂的厚度可以依据抗蚀剂与外延层之间的蚀刻选择性以及期望的台面几何形状而变化，如本领域中已知的那样。
对于GaAs基材料，通常使用氯(Cl)基干法蚀刻等离子体(诸如Cl2:BCl3)来完成蚀刻，但是可以使用任何数量的气体或它们的混合物。蚀刻也可以通过许多湿法蚀刻剂来完成。也可以使用其他形式的蚀刻，诸如离子铣削(ion milling)或反应离子束蚀刻(reactive ionbeam etching)等。蚀刻的深度被选择为足够深以使阵列中的台面的有源区分离。蚀刻停止在N镜(下部DBR 104)上、N镜(下部DBR 104)中形成的蚀刻停止/接触层上，或者经由N镜(下部DBR 104)而进入基板102中。在进行蚀刻以形成台面之后，去除剩余的光致抗蚀剂。这可以使用湿溶剂清洗、或干法氧气(O2)蚀刻、或两者的组合来实现。
在附图示出的实施例中，台面尺寸、和光产生VCSEL的孔径是相同的，并且具有均匀的间距。然而，在一些实施例中，用于阵列中的各器件的单体VCSEL台面尺寸可以不同。此外，阵列中的VCSEL台面间距可以不同。在一些实施例中，阵列100中的光产生VCSEL台面的分离在大约20μm和200μm之间。然而，更大或更小的分离也是可行的。VCSEL台面和阴极台面两者在图中均示出为圆形，但也可以是矩形、长线或其他任意形状。
可以使用和处理电介质沉积，以限定用于接触表面的开口。电介质层114将激光器台面103与电镀金属覆盖物和散热器124绝缘，从而使来自阳极触点202的电流流经金属层126、124和120，然后流经半导体结，从而发光。电介质层114的沉积通常是通过等离子体增强化学气相沉积(PECVD)来完成的，但也可以使用其他技术，诸如原子层沉积(ALD)。在该实施例中，电介质涂层114是在上表面(包括台面侧壁)上的共形涂覆(conformal coating)，并且足够厚以防止电流经由针孔从随后的金属层泄漏。
在选择薄膜厚度时考虑的其他特性是在电镀金属124(如以下参考图2进一步描述的那样用作散热器)和基板102(接地)之间产生的电容，其中电介质层114较厚将是更有益的，并且在VCSEL103的侧壁上需要电介质层114来将热量从有源区传递到散热器124，其中较薄的层将是有益的。在一些实施例中，可以使用利用不同沉积技术的多次沉积来完成同时具有这两种性质的层。该技术的一个示例是进行PECVD氮化硅(Si3N4)的沉积、随后进行Si3N4的电子束沉积，或者可以沉积具有更高定向沉积速率的另一种电介质，从而在入射表面上放置更厚的电介质材料。一旦形成了电介质层114，然后使用光刻工艺在每个VCSEL台面上的电介质中限定开口，在该开口中将与顶部镜接触层120进行接触。还在每个VCSEL台面之间的基板102上方、在围绕接地台面的基板102上方、以及在每个接地台面的顶部上方和侧部上方去除电介质层114。
在这些示例性实施例中，可以使用光刻工艺限定电介质被开口处的顶部镜上方的触点，从而可以在随后的步骤中在其中形成p金属层120。在该实施例中，光致抗蚀剂中的开口面积略大于电介质中的开口，通常大约比所述开口宽几微米的程度。在其他实施例中，其直径可以小于电介质开口的直径，或与在稍后的步骤中被电镀的短路台面上方的散热器材料的直径一样大。除非电介质涂覆是共形涂覆并且覆盖台面基底处的N镜部分，否则该开口不可能大于有源光产生台面中的台面直径，或者后续金属将使p电位和n电位短路。
一旦在光致抗蚀剂中限定了开口区域，则可以在开口区域上方进行金属化处理，通常使用p型金属进行。p金属接触层120通常是通过电子束、电阻蒸发、溅射或任何其他金属沉积技术沉积的多层沉积。首先沉积一层薄的钛(Ti)层，用于粘合下一层。该粘合层的厚度可以变化很大，但是通常被选择为在约
Figure BDA0002424957590000071
和约
Figure BDA0002424957590000072
之间，因为Ti膜是有压力的，并且比随后的层具有更大的电阻。在实施例中，粘合层大约为
Figure BDA0002424957590000073
厚。其他粘合性金属层可以代替该层，诸如铬(Cr)、钯(Pd)、镍(Ni)等。该层也可以用作反射层，以提高接触镜的反射率。
下一层直接沉积在粘合层的顶部，并且在沉积过程中不破坏真空。在许多情况下，该层用作防止金(Au)或其他顶部金属由于在接合阶段过度加热而过于深入地扩散到触点(扩散阻挡层)中。选择的金属通常是Pd、铂(Pt)、Ni、钨(W)或其他金属或出于此目的选择的这些金属的组合。选择的厚度应取决于倒装芯片工艺所需要的具体接合温度。该层的厚度通常在约
Figure BDA0002424957590000074
和约
Figure BDA0002424957590000075
之间。在使用低温接合工艺的实施例中，例如在铟接合工艺中，扩散阻挡层可以是可选的，并且不作为金属接触叠层的一部分沉积。
下一层通常是Au，但可以是Pd或Pt或诸如金铍(AuBe)或金锌(AuZn)之类的混合物。在以下描述的实施例中，该层的厚度约为
Figure BDA0002424957590000076
然而，它通常可以具有宽范围的厚度，这取决于光致抗蚀剂性质和沉积的加热特性。在一些实施例中，此时也可以沉积另一种金属以增加金属厚度并且在该阶段形成金属散热器，从而减少了处理步骤的数量，但是该技术不是必需的，并且在如以下描述的示范器件中没有使用。
通常，一种通用剥离技术被选择用于该光刻工艺，以使得可以容易将沉积在表面上的金属与被光致抗蚀剂覆盖的表面区间分离开，从而去除光致抗蚀剂上的任何金属而不会粘到半导体或影响金属对于半导体的粘合力。如上面注意到的，然后使用光刻工艺来限定基板102的各个部分上方的开口和n触点短路台面105，这些部位的电介质已在先前步骤中被开口。在实施例中，光致抗蚀剂中与n金属沉积对应的开口区域应略大于用于n金属的电介质开口中的开口。然后N-金属层122被沉积，并且可以经由下部DBR 104(如果是n镜)、通常在下部DBR 104内被重掺杂的蚀刻停止和接触层，或者经由基板102本身，而与基板102形成电路。形成n金属层122的工艺类似于形成p金属层120的工艺。可以选择金属层以包括Ni/Ge/Au、Ge/Au/Ni/Au的组合或许多这样的组合。
在一些实施例中，选择第一层或第一多个层，以便通过扩散到基板102的n型掺杂外延材料中，来减小接触电阻。在其他实施例中，多层金属叠层中的第一层也可以选择为扩散限制层，诸如Ni，使得在退火过程中，金属不会由于材料的各种扩散性质而“结块”和分离。这些金属的均匀分布扩散是期望的，并且可以用于降低接触电阻，这也减少了发热。该多层金属叠层的厚度可以变化很大。在将要描述的实施例中，使用了厚度分别为
Figure BDA0002424957590000081
的Ni/Ge/Au金属叠层。
然后对晶片执行快速热退火(RTA)步骤，以便降低接触电阻。对于描述的实施例，工艺温度迅速升高至～400℃，保持约30秒，然后降低至室温。RTA步骤的温度和时间条件取决于金属化程度，并且可以使用本领域普通技术人员已知的实验设计(DOE)确定。
在其他实施例中，该步骤可以在工艺流程的较早或较晚阶段执行，但是通常在沉积焊料之前完成以减少焊料或粘合金属的氧化。使用光刻工艺(使用通常在1μm-3μm左右的光致抗蚀剂薄层)并进行显影，以限定在基板102上方的接触开口和n触点短路台面105、以及有源台面103，其中散热器结构将被电镀或层积(build up)。下一步骤是金属晶种层的沉积，并且通常是多层沉积，并且通过电子束、电阻蒸发、溅镀或任何其他金属沉积技术进行沉积。金属层可以选择为诸如Ti/Au
Figure BDA0002424957590000082
或许多这样的组合，其中沉积第一层或第一多个层以用于粘合并易于蚀刻，并且沉积第二层以用于导电并易于蚀刻。如果此技术用于层积散热器，则晶种层在表面上是连续的，以允许进行电镀的电连接。
在实施例中，然后通过电镀沉积厚金属，以形成散热器124。然而，也可以使用其他沉积方法，在这种情况下，不需要金属晶种层。对于电镀，使用光刻工艺在由先前晶种层抗蚀剂限定的开口上方限定开口。在将发生沉积的区间中去除光致抗蚀剂。光致抗蚀剂的厚度必须被选择为使其在限定厚金属之后将容易剥离，并且厚度通常在从约4μm到约12μm的范围内。使用O2或水与氢氧化铵(NH4OH)组合进行等离子体清洗，以清洗残留在金晶种层上的任何抗蚀剂。接下来，借助于标准电镀步骤来电镀散热器124的金属。在描述的实施例中，由于铜(Cu)的导热性质，而选择铜为用于电镀的金属，但是诸如Au、Pd、Pt等非氧化金属提供良好导热性并且提供不降低器件可靠性的界面，可能更为合适。电镀厚度可以变化。在描述的实施例中，使用了大约3μm的厚度。
接下来，将晶片或样品放置在焊料电镀液中，诸如铟(In)电镀，以形成接合层126。在此步骤中，可以针对其接合特性而选择其他金属。厚度可以变化很大。在描述的实施例中，大约2μm的电镀In沉积在散热器上。然而，也可以使用其他焊料，诸如金锡(AuSn)合金，并且也可以使用替代沉积技术，诸如溅镀。在金属沉积完成之后，如前描述，然后使用溶剂、等离子体清洗或两者的组合来去除光致抗蚀剂，并且利用蚀刻Au的干法或湿法蚀刻来蚀刻晶种层，然后利用蚀刻Ti和/或去除TiO2的干法或湿法蚀刻来蚀刻晶种层。然后用标准抗蚀剂清洗方法来清洗晶种层光致抗蚀剂。此时，VCSEL阵列基板完成并且准备好进行接合。可替代地，可以将焊料沉积在用于倒装芯片接合工艺的热沉接触表面上，而不是沉积在激光器裸片上的台面上。
用厚的散热器材料完全包封台面是实施例的重要方面。因为台面的有源区最靠近形成厚的散热器材料的边缘，所以有良好的导热性，从而使得实施例的设计能够高效且有效地去除由那些有源区产生的热量。如前注意的，这与将散热器材料放在台面顶部的现有VCSEL阵列器件降温技术有明显的不同。这些现有或先前设计需要热量穿过一系列更高导热材料(镜)或电介质，从而导致减少热量更低效且不太有效。
尽管某些现有设计出于减少热量的目的用散热器材料薄层包围台面，但是这些设计并未考虑最终所得散热器的高度。通过使用厚的散热器层以及增加n基板接地电位与散热器基板上的p接触平面之间的距离，本实施例随着散热器层的高度增加而减小了系统的寄生电容。此外，除了减少热量外，附加材料的层积还增加频率响应。
在另一实施例中，电介质层114覆盖台面周围的整个n镜或基板，并且不被开口，使得散热器材料能够完全包围所有台面并且形成一个大的散热器结构，而不是散热器的单体台面。在这种情况下，将仅需要n触点从短路台面延伸到基板。该实施例的散热器还通过减少由相邻台面产生的热量来改善VCSEL阵列的操作。大多数电子器件内热阻的降低将增加每个器件的频率响应。通过改善本器件的VCSEL阵列器件的热性能，能够大大提高VCSEL阵列器件的高速性能。此外，在该实施例中，同样明显的是，与现有阵列电路相比，由于加厚的散热积层而得到的台面的额外高度通过增加基板接地平面与并联连接所有有源台面的正接触板之间的距离而减小了电容。最终所得的效果是减小了电路的寄生阻抗，这也增加了整个阵列的频率响应。
同样，形成围绕有源区的子阵列的短路台面设计允许电流直接从制造的VCSEL基板流到散热器上的接地平面，而无需形成多个引线接合。实施例的这个方面降低了制造的复杂性，并且还减少了现有阵列中呈现的由多个引线接合引起的寄生电感。当将短路台面设计以倒装芯片方式接合到散热器基板时，短路台面设计会形成有利于阵列的频率响应的共面波导。该设计特征还能够实现不需要凸起的引线接合的更简单的封装设计，这也影响了可靠性和定位。
层126是焊料或其他导电接合层，其提供对于热沉基板200的粘合。可以通过多种方法将层126直接沉积在阳极和阴极台面上的电镀金属层124的顶部上。替代地，层126也可以涂敷到热沉上的阳极触点焊盘202和阴极触点焊盘和204。层120是与VCSEL半导体层的高掺杂表面的触点。从激光器台面流向短路台面的电流流经阴极接触层104，以使路径在阴极触点204处接地。
在图2的横截面中示出了这种串联连接布置的优选布局。此处，激光器阵列的阳极103和短路阴极105是如前面图1所示构造的。一个区别为半导体基板102至少是一种半绝缘材料(即半绝缘或绝缘)，而不是通常使用的高掺杂导电半导体材料。这种半绝缘材料是GaAs基板的低掺杂版本，其形成大多数VCSEL设计的基础。而且，使用蚀刻区域128将公共导电阴极层104分离开，以在芯片上创建电分离阴极区域。
可替代实施例在区域128中使用分离注入，而不是蚀刻沟槽。注入将在图中的台面被蚀刻之后执行，使得注入能量将不需要如通过整个激光器结构进行注入所需要的那样非常高。分离注入通常使用质子来使半导体晶体结构无序并使其不导电。有许多种方法注入核素和能量来进行这种电分离，这对本领域技术人员是已知的。也可以使用区域128中的浅蚀刻沟槽与分离注入相结合的组合。
图3描绘了与图2类似的串联连接布置，但是VCSEL阵列之间的分离是通过沟槽分离方法实现的。在该实施例中，从背面蚀刻基板，以便在公共导电阴极层上创建电分离导电区域。区域128中的沟槽没有穿过整个基板102，但是足够深以允许使用离子注入来使区域128中的剩余材料不导电。沟槽将在机械上削弱晶片，因此可能需要某种类型的支撑基板。
如上面描述的，可以使用光刻技术来形成沟槽，以蚀刻基板102。根据用于VCSEL器件和基板102的材料以及本文描述的各种实施例，可以实施常见的分离技术以创建具有期望尺寸性质的沟槽，诸如用电介质材料(诸如聚合物或旋涂玻璃)填充沟槽以创建类似于硅局部氧化(LOCOS)或浅沟槽分离的结构。
一旦建立沟槽区域128，就可以使用离子注入技术来确保区域128不导电。在离子注入中，可以加速高能离子(～10-200KeV)进入基板中来置换靶材料中的原子，引起结构变化，并且获得具有改变的物理、化学和/或电学性质的靶材料。在这类方法中可以依据期望基板性质和基板材料而使用诸如硼、氮或磷之类的掺杂剂离子，不过也可以使用其他离子。
如本领域普通技术人员所知，在一种技术中，可以通过形成包括期望元素和惰性气体的离子束来实现离子注入。在真空中，在高能量下朝着靶材料加速离子束，其中离子化原子可以置换靶材料中的原子。为了完成该过程，可以利用高能加速器和本领域技术人员常用的其他技术。也可以对芯片执行快速热退火(RTA)步骤，以消除在注入工艺中由掺杂剂和杂质引起的缺陷或损坏。
离子注入技术对于创建非导电沟槽区域128可以是优选的，因为可以通过注入的深度和剂量来精确地控制区域的电性质。注入还有助于表面靶材料的硬化和耐腐蚀性，这使得器件更耐磨损和其他损坏。
穿过VCSEL结构的导电区域的沟槽蚀刻(如图2所示)和部分穿过基板(如图3所示)、与进入区域128中的剩余材料中的分离注入相结合的组合也将允许使用掺杂的(即导电的)基板在同一裸片上串联连接VCSEL。
图4图示说明将同一裸片上的VCSEL电分离以进行串联连接的第三种方法。在这种方法中，基板102的掺杂是无关的，因为基板被去除并且VCSEL阵列结构通过绝缘基板支撑，该绝缘基板是在已经通过如上描述的研磨作用、选择性化学蚀刻和/或光刻方法的组合去除了原始砷化镓基板之后接合到VCSEL阵列的暴露表面上的。在基板去除期间，通过接合到芯片的蚀刻台面侧部的临时背衬(backing)或操作晶片(handle wafer)而在机械上支撑芯片。一旦绝缘基板(通过使用粘合剂或其他芯片接合工艺)被接合到适当位置，临时背衬芯片则被去除。然后将VCSEL阵列彼此电分离。
图5示出在单个芯片或裸片上串联连接的多个VCSEL阵列的示例性顶视图。该芯片由实线矩形轮廓500表示。在该实施例中，两个区域128延伸跨越芯片，以在芯片的公共导电阴极层上形成三个连续的电分离导电区域502a、502b和502c。分离区域128可以通过上面描述的任何方法被蚀刻或离子注入，以使所述区域不导电。每个电分离导电区域502还包括阳极区域和阴极区域。阳极区域包括由较小虚线圆表示的多个阳极触点504。阴极区域还包括由较大虚线圆表示的多个阴极触点506。
在该实施例中，阳极被聚集在一起，位于每个芯片区域502的中心处。阴极触点506在多个阳极触点504周围形成C形，并且基本上围绕阳极触点的三个侧面。然而，其他阴极和阳极配置也是可行的，并不限于当前示例性布局。阳极触点504与同一电分离导电区域内的阴极触点506电连接。当芯片连接到热沉时，阴极触点通过芯片底侧的热沉的金属化图案(未示出)而连接到相邻区域的阳极触点，如图6进一步描述的。
延伸跨越芯片500宽度的蚀刻区域128，通过蚀刻区域128将每个区域上的阴极热沉层与相邻区域上的阴极层电分离。可以通过与上面描述类似的光刻工艺实现并限定蚀刻区域，以便在芯片500上创建一个或多个分离开的、非连接的金属层。蚀刻区域可以包括一维或二维图案，或者本文中描述的图案的任何变型，并且可以是离子注入区域，或者蚀刻沟槽和离子注入区域的组合。
此外，芯片500可以是与能够实现公开特征相符的任何形状或大小，并不限于图5中描绘的矩形实施例。芯片可以通过劈裂(cleaving)、切割(dicing)、激光切单(lasersingulation)、或者这些工艺或类似工艺的任何组合形成。同样，依据设计需要和类似考虑，可以改变每个芯片上创建的区域的形状、大小和数量。
可以改变每个区域上的阴极和阳极的布置，以实现描述的连接图案。多个阴极焊料凸点(solder bump)506在与同一区域上的多个阳极分离开的层上。区域之间的阴极层被电分离，使得一个区域上的多个阳极与相邻区域上的多个阴极之间出现区域间连接。每个区域内的阳极504经由公共阴极接触层(即图1中的层124)连接到其同一区域内的公共阴极连接506，使得电流流经阳极504和激光二极管结(在此过程中发光)，然后再流经公共阴极层124，直到阴极触点。
图6进一步示出串联连接VCSEL阵列设计，该图描绘了图5中示例性布局的底视图。在该实施例中，图案化的热沉被用于实现每个电分离区域502的串联连接。具体地，该热沉的金属化图案提供了不同芯片区域的阳极和阴极之间的导电路径，同时保持单独芯片区域中的阴极与同一芯片区域500上的阴极和阳极之间的电分离。
可以通过倒装芯片接合来实现连接，其中如图2描述的，将激光器裸片正面朝下放置在热沉基板上。热沉和激光器裸片精确对准，以能够实现期望的电连接路径，并且保持区域之间的适当电分离。与引线接合器件相比，倒装芯片接合具有许多优点。主要优点是设计灵活性，因为存在更大的连接潜力。与引线接合相比，由于可以在每个芯片区域中制造更多的连接，因此可以实现更小、更多样的配置。与引线接合相比，电磁辐射也明显更少。缩短的信号路径以及减小的连接电感和电容可以改善设备的电性能，包括更高的速度。此外，由于在倒装芯片接合中将散热器直接附接到芯片(或裸片)，所以可以实现改善的热传递特性。这些改进可以带来经济优点，并且减少材料、制造和生产成本。
在倒装芯片工艺中，可以使用用于粘合的热固化环氧树脂层来接合芯片。粘合剂可以是任何数量的材料，这取决于设计、间距或热量的考虑。例如，各向异性导电材料或非导电材料可以用于粘合剂接合工艺。由于芯片附接到热沉、并且金属化图案精确对准，因此可以通过金触点实现电连接。
在描绘的实施例中，阳极504和阴极506的布置与图5中的芯片布局相同。阴影图案化区域600代表热沉金属化图案。用虚线作为轮廓的芯片500被安装在热沉600上。因此，每个区域上的阴极和阳极焊料凸点都与热沉接触，它们可以通过热沉电连接。热沉600用于辅助连接每个区域内的阴极和阳极，同时在连续区域中提供与电子元件的连接。
如图示说明的，区域1的阳极504a经由公共热沉层连接到区域2中的阴极506b。同样，区域2中的阳极504b连接到区域3中的阴极506c。如上面描述的，同一区域上的阴极和阳极也经由阴极公共接触层124连接，但是电流必须流经阳极台面中的激光二极管结，如前描述的。
金属化图案600包括间隙602，其将每个区域上的阳极和阴极分离，并与激光裸片500上的蚀刻区域128紧密对准。类似于蚀刻区域128，金属化图案间隙602用于保持阴极区域电分离。这样，在当前实施例中，蚀刻区域128和间隙602的组合在芯片500上创建三个电分离区域。每个区域上的阳极和阴极之间所描述的连接导致二极管的三个并联阵列的串联连接。这在图6中被描绘为三个二极管的串联连接。
尽管在本示例性实施例中描绘一个芯片，但是可以串联连接多个芯片或裸片。例如，可以连接类似于图5-6中描述的那些芯片的多个芯片。可以经由公共热沉金属化图案600将分离的芯片上的阳极连接到本芯片500上描绘的阴极506a。同样，本芯片上的阳极504c可以连接到分离的芯片的阴极。此外，多个VCSEL中的单体VCSEL或VCSEL组可以电连接到外部驱动器电路。
图7示出串联连接VCSEL阵列的可替代实施例。在该示例中，将四个电分离区域放置在裸片上，使得两侧与电分离导电区域相邻。如上面讨论的，芯片700可以由GaAs或任何类似材料构成。
类似于图5-6中的布置，阳极702由较小虚线圆表示，而且被聚集在一起并且放置在每个正方形区域的内部区域中。由较大虚线圆表示的阴极704被定位在每个区域中的多个阳极702的周围。同样，阴极在多个阳极周围形成C形，并且在三个侧面基本上围绕阳极。在这种四串联连接布置中，区域1和2中的C形阴极取向与区域3和4中的取向相反。具体地，多个阴极的开口部分面对芯片的相反侧。该取向对于在图8描述的示例性热沉金属化图案上实现芯片倒装放置是有益的。
此外，阴极和阳极的连接图案与图5类似。例如，区域1上的阴极704经由激光器裸片700中的激光二极管结连接到同一区域上的阳极702。经由热沉(未示出)，区域1的阴极704连接到电分离区域2上的阳极702。类似地，区域2上的阴极和阳极经由激光二极管结连接，而且区域3上的阳极经由热沉连接到区域2上的阴极。在区域3和4上实现类似的连接图案，使得芯片700上的每个区域串联连接，从而创建四串联连接VCSEL布置。
在该实施例中，电分离每个区域的蚀刻区域128被二维图案化。该蚀刻区域沿着芯片的长度和宽度以及周长延伸，使得四个区域的每一侧与芯片700上的任何相邻或其他区域电分离。这样的二维蚀刻图案允许裸片上的区域相对于彼此以任意布置放置。因此，可以实现各种区域形状、大小、数量和位置，以创建许多可替代的串联连接图案。因此，将理解的是，尽管说明性实施例图示说明了VCSEL阵列的三串联连接布置和四串联连接布置，但是本发明不限于这样的示例。
附加地，每个区域上的阴极和阳极的布置不限于描绘的示例性布置。它们的位置和分组可以根据区域和/或芯片尺寸、位置、热沉金属化图案、设计目的或其他类似考虑而改变。
图8描绘了用于完成图7中描述的四VCSEL串联连接布置的连接图案和芯片700到热沉800的倒装芯片接合的底视图。类似于图6中描述的用于三串联连接布置的金属化热沉，热沉800上的金属化图案被描绘为阴影区域，并且将每个区域中的多个阴极与下一个区域中的多个阳极连接。
金属化图案包括在四个激光器区域中的每个区域上的多个阳极702和多个阴极704之间的间隙802。此外，间隙与蚀刻区域128对准，使得每个区域的阴极层保持与其他区域的阴极层电分离。金属化图案不限于当前设计，并且可以根据芯片尺寸、形状或设计、基板面或其他考虑而改变。
本实施例和描述的连接图案也可以扩展到多种其他布置。它们可以包括串联连接的附加激光结，以与各种脉冲驱动电路匹配，并且保持单个芯片方法的对准性和有效面积(real estate)优点。用于电连接和机械连接的焊料126可以被定位如图2-4所示的激光器台面上，也可以被定位热沉金属图案上。
尽管就几种可替代方式而言已经在本文中对本公开进行了图示说明和描述，但是应当理解的是，本文中描述的技术可以具有多种附加用途和应用。因此，本公开不应仅限于本说明书中包含的仅描述本公开原理的一个或多个实施例、可替代方式和应用的具体描述、实施例和各种附图。

Claims (35)

1.一种串联连接垂直腔面发射激光器VCSEL阵列，包括：
单个半导体裸片，包括半导体基板和导电阴极层，所述导电阴极层包括一系列相邻导电区域，每个导电区域通过非导电隔离区域与相邻导电区域分离，每个导电区域包括具有阳极触点以及具有多个接地元件的公共阴极触点的多个VCSEL元件，每个接地元件直接连接到所述导电阴极层，以形成公共接地连接；以及
热沉，所述热沉包括金属化图案，所述金属化图案通过连接到每个导电区域的阳极触点、然后将每个导电区域的阴极触点连接到相邻导电区域的阳极触点、同时保持每个导电区域和每个相邻导电区域上的阳极触点和阴极触点之间的电隔离，将每个导电区域串联连接到相邻导电区域，使得电流从具有第一多个VCSEL元件的每个导电区域的公共接地连接流到相邻导电区域的阳极触点，从而将每个导电区域中的第一多个VCSEL元件串联连接到相邻导电区域中的述第二多个VCSEL元件。
2.根据权利要求1所述的VCSEL阵列，其中所述半导体基板至少是半绝缘材料。
3.根据权利要求1所述的VCSEL阵列，其中所述非导电隔离区域是通过在所述导电阴极层上进行蚀刻和离子注入中的一种或多种而形成的。
4.根据权利要求1所述的VCSEL阵列，其中所述非导电隔离区域包括具有劈裂或切割边缘的蚀刻图案。
5.根据权利要求1所述的VCSEL阵列，其中所述金属化图案包括匹配每个导电区域中阳极触点的位置的第一金属接触图案、以及将每个导电区域中的阴极触点的位置匹配到相邻导电区域中的阳极触点的位置的第二金属接触图案。
6.根据权利要求5所述的VCSEL阵列，其中每个导电区域内的阴极触点的位置被定位在围绕每个导电区域中的阳极触点的位置的至少一部分、但在物理上与所述至少一部分分离的区间，使得第一金属接触图案不与第二金属接触图案发生短路。
7.根据权利要求1所述的VCSEL阵列，其中所述阳极触点和所述阴极触点被形成在所述单个半导体裸片的同一侧上，以便于通过单个倒装芯片接合步骤进行所有的电连接。
8.根据权利要求1所述的VCSEL阵列，其中所述热沉和所述单个半导体裸片通过倒装芯片接合连接。
9.根据权利要求1所述的VCSEL阵列，其中所述多个VCSEL元件中的单体VCSEL元件通过与外部驱动器电路的驱动器集成电路基板上的匹配金属触点之间的直接接合而可电连接到所述外部驱动器电路。
10.根据权利要求1所述的VCSEL阵列，其中在所述单个半导体裸片上的区间内通过所述导电阴极层连接的每个VCSEL元件的阳极触点是通过第一金属层电连接的，并且在所述区间内通过所述导电阴极层连接的阴极触点是通过第二金属层电连接的，并且其中所述第一金属层不直接连接到所述第二金属层。
11.根据权利要求1所述的VCSEL阵列，其中所述热沉是印刷线路板或图案化电路。
12.根据权利要求1所述的VCSEL阵列，其中所述热沉是为所述单个半导体裸片提供电力、温度控制或其他电子功能的有源集成电路。
13.一种用于制造串联连接垂直腔面发射激光器VCSEL阵列的方法，包括：
形成单个半导体裸片，包括：
形成半导体基板和导电阴极层，所述导电阴极层包括由一个或多个非导电隔离区域分离的两个或更多个导电区域，每个导电区域包括具有多个VCSEL元件的VCSEL区域，所述多个VCSEL元件中的每个VCSEL元件具有阳极触点和具有多个接地元件的阴极触点区域，所述多个接地元件中的每个接地元件直接连接到所述导电阴极层，使得电流以并联连接经由所述多个VCSEL元件从所述阳极触点流到所述导电阴极层，以便在所述导电阴极层中形成公共接地连接；以及
形成热沉，所述热沉包括金属化图案，所述金属化图案被配置为通过连接到分离导电区域上的阳极触点，将所述单个半导体裸片上的所述两个或更多个导电区域中的第一导电区域串联连接到所述两个或更多个导电区域中的第二导电区域，使得电流从具有第一多个VCSEL元件的第一导电区域的公共接地连接流到具有第二多个VCSEL元件的第二导电区域的阳极触点，从而将所述第一多个VCSEL元件串联连接到所述第二多个VCSEL元件。
14.根据权利要求13所述的方法，其中所述半导体基板至少是半绝缘材料。
15.根据权利要求13所述的方法，其中所述一个或多个非导电隔离区域是通过在所述导电阴极层上进行离子注入、或在所述导电阴极层上蚀刻具有劈裂或切割边缘的一维或二维图案而形成的。
16.根据权利要求15所述的方法，其中所述金属化图案匹配所述导电阴极层上的一个或多个蚀刻图案。
17.根据权利要求13所述的方法，还包括在所述单个半导体裸片的同一侧上形成用于所述阳极触点和所述阴极触点的触点，以便于通过单个倒装芯片接合步骤进行所有的电连接。
18.根据权利要求13所述的方法，还包括将所述热沉以倒装芯片接合的方式接合到所述半导体基板。
19.一种用于串联连接垂直腔面发射激光器VCSEL阵列的系统，所述系统包括：
单个半导体裸片，包括：
一个或多个非导电隔离区域，所述一个或多个非导电隔离区域在半导体基板上的导电阴极层内创建多个导电区域；以及
在每个导电区域内的多个串联连接VCSEL元件，其中所述多个串联连接VCSEL元件在所述多个串联连接VCSEL元件中的每个VCSEL区域中包括阳极触点以及具有多个接地元件的阴极触点区域，所述多个接地元件中的每个接地元件直接连接到所述导电阴极层，使得电流以并联连接经由所述多个串联连接VCSEL元件中的每一个从所述阳极触点流到所述导电阴极层，以便在所述导电阴极层中形成公共接地连接；以及
热沉，所述热沉连接到所述半导体基板，所述热沉包括金属化图案，所述金属化图案被配置为通过连接到所述单个半导体裸片上的所述多个导电区域中的第一导电区域的阳极触点、然后将所述第一导电区域的阴极触点连接到所述多个导电区域中的第二导电区域的阳极触点、同时保持每个导电区域内的阳极触点和阴极触点之间的电分离，将所述第一导电区域串联连接到所述第二导电区域，使得电流从具有第一多个VCSEL元件的第一导电区域的公共接地连接流到具有第二多个VCSEL元件的第二导电区域的阳极触点，从而将所述第一多个VCSEL元件串联连接到所述第二多个VCSEL元件。
20.根据权利要求19所述的系统，其中所述半导体基板至少是半绝缘材料。
21.根据权利要求19所述的系统，其中所述一个或多个非导电隔离区域是通过所述导电阴极层上的离子注入、和具有劈裂或切割边缘的一维或二维蚀刻图案中的一个或多个而形成的。
22.根据权利要求21所述的系统，其中所述金属化图案匹配所述导电阴极层上的所述一维或二维蚀刻图案中的一个或多个。
23.根据权利要求19所述的系统，其中用于所述阳极触点和所述阴极触点的触点被形成在所述单个半导体裸片的同一侧上，以便于通过单个倒装芯片接合步骤进行所有的电连接。
24.根据权利要求19所述的系统，其中所述热沉和半导体基板通过倒装芯片接合连接。
25. 一种串联连接垂直腔面发射激光器VCSEL阵列，包括：
单个半导体裸片，其中已经移除半导体基板并且用绝缘基板和导电阴极层代替，所述导电阴极层包括由一个或多个非导电隔离区域分离的两个或更多个导电区域，每个导电区域包括具有多个VCSEL元件的区域，所述多个VCSEL元件具有阳极触点和具有多个接地元件的阴极触点区域，所述多个接地元件中的每个接地元件直接连接到所述导电阴极层，使得电流以并联连接经由所述多个VCSEL元件从所述阳极触点流到所述导电阴极层，以便形成与所述导电阴极层之间的公共接地连接；以及
热沉，所述热沉包括金属化图案，所述金属化图案被配置为通过连接到所述单个半导体裸片上的所述两个或更多个导电区域中的第一导电区域的阳极触点、然后将所述第一导电区域的阴极触点连接到所述两个或更多个导电区域中的第二导电区域的阳极触点、同时保持每个导电区域上的阳极触点和阴极触点之间的电分离，将所述第一导电区域串联连接到所述第二导电区域，使得电流从具有第一多个VCSEL元件的第一导电区域的公共接地连接流到具有第二多个VCSEL元件的第二导电区域的阳极触点，从而将所述第一多个VCSEL元件串联连接到所述第二多个VCSEL元件。
26.根据权利要求25所述的VCSEL阵列，其中所述一个或多个非导电隔离区域是通过在所述导电阴极层上进行蚀刻和离子注入中的一种或多种而形成的。
27.根据权利要求25所述的VCSEL阵列，其中所述一个或多个非导电隔离区域包括具有劈裂或切割边缘的一维或二维蚀刻图案。
28.根据权利要求27所述的VCSEL阵列，其中所述金属化图案匹配所述一维或二维蚀刻图案。
29.根据权利要求25所述的VCSEL阵列，其中所述阳极触点和所述阴极触点被形成在所述单个半导体裸片的同一侧上，以便于通过单个倒装芯片接合步骤进行所有的电连接。
30.根据权利要求25所述的VCSEL阵列，其中所述热沉和所述单个半导体裸片通过倒装芯片接合连接。
31.根据权利要求25所述的VCSEL阵列，其中第一导电区域内的阴极触点的位置被定位在围绕所述第一导电区域中的阳极触点的位置的至少一部分、但在物理上与所述至少一部分分离的区间中，使得第一金属图案不与第二金属接触图案发生短路。
32.根据权利要求25所述的VCSEL阵列，其中所述多个VCSEL元件中的单体VCSEL元件或所述多个VCSEL元件中的VCSEL元件组通过与外部驱动器电路的驱动器集成电路基板上的匹配金属触点之间的直接接合而可电连接到所述外部驱动器电路。
33.根据权利要求25所述的VCSEL阵列，其中在所述单个半导体裸片上的区间内通过所述导电阴极层连接的每个VCSEL元件的阳极触点是通过第一金属层电连接的，并且在所述区间内通过所述导电阴极层连接的阴极触点是通过第二金属层电连接的，并且其中所述第一金属层不直接连接到所述第二金属层。
34.根据权利要求25所述的VCSEL阵列，其中所述热沉是印刷线路板或图案化电路。
35.根据权利要求25所述的VCSEL阵列，其中所述热沉是为所述单个半导体裸片提供电力、温度控制或其他电子功能的有源集成电路。
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