CN111130508A - 一种基于阻类存储器的电平触发d触发器电路 - Google Patents

一种基于阻类存储器的电平触发d触发器电路 Download PDF

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Abstract

本发明公开了一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；MOSFET管的源极电性连接输入信号，MOSFET管的栅极电性连接时钟脉冲信号，MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，第一反相器的输出端电性连接到第二反相器的输入端，第二反相器的输出端电性连接输出信号，第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，与非逻辑电路的一个输入端电性连接输入信号，与非逻辑电路的另一个输入端电性连接时钟脉冲信号，电阻的另一端接地。本发明能够使得电路的结构更加简单、精炼，版图面积具有更大优势。

Description

一种基于阻类存储器的电平触发D触发器电路
技术领域
本发明涉及集成电路存储器基本电路设计领域，具体涉及一种基于阻类存储器的电平触发D触发器电路。
背景技术
电平触发D触发器也叫D型锁存器，是集成电路中常用的存储单元。图1为过去基于忆阻器的电平触发D触发器的电路图，其工作原理为：当时钟脉冲CP为高电平1时，M1和M2导通，P1截止，其等效电路图如图2所示。此时如果输入信号D为1，则输出信号Q为1，且由于忆阻器ME两端被施加了一个置1(忆阻器低阻状态为“1”)电压Vset，使得忆阻器处于低阻状态，阻值为RL；如果输入信号D为0，则输出信号Q为0，且由于忆阻器ME两端被施加了一个置0电压Vclear，使得忆阻器处于高阻状态，阻值为RH。当时钟脉冲CP为0时，M1和M2截止，P1导通，此时其等效电路如图3所示。时钟脉冲CP从高电平转换到低电平的过程中，输入信号D的最后一个状态会被记录在忆阻器ME中，如果最后输入信号D状态为1，则忆阻器ME的阻值为RL，输出信号Q为1(RL<<RG<<RH)；如果最后输入信号D状态为0，则忆阻器ME的阻值为RH，输出信号Q为0。
上述电路利用了忆阻器的非挥发特性及忆阻器与CMOS工艺兼容性完成了电平触发D触发器的设计，但比较于传统CMOS工艺的电平触发D触发器，其版图面积优势不够明显。传统的电平触发D触发器最低只需要10个MOSFET，而该电路MOSFET达到9个，尽管忆阻器的版图面积比MOSFET的面积小很多，但该电路的结构仍然不够精炼。
发明内容
本发明目的是提供一种基于阻类存储器的电平触发D触发器电路，使得电路的结构更加简单、精炼，版图面积具有更大优势。
本发明的技术方案是：一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；
所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。
上述技术方案中，所述MOSFET管选用增强型N沟道MOSFET管。
上述技术方案中，所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；
所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。
上述技术方案中，所述第二忆阻器的负极电性连接输入信号，所述第三忆阻器的负极电性连接时钟脉冲信号。
一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管，第一忆阻器、电阻、第一反相器、第二反相器和第四反相器；
所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接第四反相器的输出端，所述第四反相器的输入端电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。
上述技术方案中，所述MOSFET管选用增强型P沟道MOSFET管。
上述技术方案中，所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；
所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。
上述技术方案中，所述第二忆阻器的负极电性连接时钟脉冲信号，所述第三忆阻器的负极电性连接输入信号。
本发明的优点是：
本发明通过采用两个忆阻器和一个反相器构成的输入信号和时钟脉冲信号的与非门电路取代现有电平触发D触发器电路中忆阻器负极的非门来对忆阻器进行辅助置位，在保证现有电平触发D触发器电路仿真结果的基础上减少了MOSFET管的数量，使得电路的结构更加简单、精炼，版图面积具有更大优势。
附图说明
下面结合附图及实施例对本发明作进一步描述：
图1为背景技术中现有的基于忆阻器的电平触发D触发器电路结构示意图。
图2为时钟脉冲高电平1时的图1等效电路图。
图3为时钟脉冲低电平0时的图1等效电路图。
图4为本发明实施例一的电平触发D触发器电路结构示意图。
图5为本发明实施例一的与非逻辑电路结构示意图。
图6为本发明将图5结合到图4得到的完整电平触发D触发器电路结构示意图。
图7为时钟脉冲和输入信号均为高电平1时的图6等效电路图。
图8为时钟脉冲和输入信号均为低电平0时的图6等效电路图。
图9为本发明的电平触发D触发器的瞬态仿真示意图。
图10为本发明实施例二的完整电平触发D触发器电路结构示意图。
具体实施方式
实施例一：
参见图4所示，本发明涉及一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管M1，第一忆阻器ME1、电阻RG、第一反相器INV1和第二反相器INV2；
所述MOSFET管M1的源极电性连接输入信号D，所述MOSFET管M1的栅极电性连接时钟脉冲信号CP，所述MOSFET管M1的漏极分别电性连接到第一忆阻器ME1的正极、电阻RG的一端和第一反相器INV1的输入端，所述第一反相器INV1的输出端电性连接到第二反相器INV2的输入端，所述第二反相器INV2的输出端电性连接输出信号Q，所述第一忆阻器ME1的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号D，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号CP，所述电阻RG的另一端接地。
本实施例中，采用输入信号D和时钟脉冲CP的与非逻辑电路取代现有电平触发D触发器电路中忆阻器负极的非门来对忆阻器进行辅助置位，当时钟脉冲CP为高电平1时，起辅助置位的作用，当时钟脉冲CP为低电平0时，起提供高电平的作用。
本实施例中，所述MOSFET管M1选用增强型N沟道MOSFET管。需要说明的是，本实施例电路中的增强型N沟道MOSFET管还可以选用耗尽型P沟道MOSFET管进行代替。
参见图5所示，本实施例中，所述与非逻辑电路包括第二忆阻器ME2、第三忆阻器ME3和第三反相器INV3；
所述第二忆阻器ME2的负极电性连接输入信号D或时钟脉冲信号CP中的一个，所述第三忆阻器ME3的负极电性连接输入信号D或时钟脉冲信号CP中的另一个，所述第二忆阻器ME2、第三忆阻器ME3的正极均电性连接到第三反相器INV3的输入端，所述第三反相器INV3的输出端作为与非逻辑电路的输出端。
具体地，所述第二忆阻器ME2的负极电性连接输入信号D，所述第三忆阻器ME3的负极电性连接时钟脉冲信号CP。
再次参见图5所示，当时钟脉冲信号CP和输入信号D都为高电平1时，输出y为0；当时钟脉冲信号CP和输入信号D都为低电平0时，输出y为1。当时钟脉冲信号CP为高电平1且输入信号D为低电平0时，假设原来第三忆阻器ME3为低阻状态，第二忆阻器ME2为高阻状态，此时电压主要落在第二忆阻器ME2两端，相当于给第二忆阻器ME2施加了一个置0电压Vset，第二忆阻器ME2变为低阻状态。由于第二忆阻器ME2和第三忆阻器ME3都为低阻状态，它们各得一半的电压，如果这个电压足以置位，则相当于给第三忆阻器ME3施加一个置1电压Vclear，此时第三忆阻器ME3变为高阻状态。经过总结发现，无论第二忆阻器ME2和第三忆阻器ME3原来为何阻态，最终都会变为第三忆阻器ME3为高阻状态、第二忆阻器ME2为低阻状态，输出y为1。时钟脉冲信号CP为低电平0且输入信号D为高电平1的情况与之相同，故得真值表如表1所示。
表1.基于忆阻器的与非门逻辑真值表
CP D ME3 ME2 y
0 0 / / 1
0 1 低阻 高阻 1
1 0 高阻 低阻 1
1 1 / / 0
将图5的与非逻辑电路带入到图4中，就得到了本发明的电平触发D触发器的完整电路结构示意图。当时钟脉冲信号CP为高电平1且输入信号D为高电平1时，MOSFET管M1导通，与非逻辑电路输出为0，等效电路如图7所示。此时输出信号Q＝D＝1且第一忆阻器ME1被置为低阻状态。当时钟脉冲信号CP为高电平1且输入信号D为低电平0时，MOSFET管M1导通，与非逻辑电路输出为1，等效电路如图8所示，此时输出信号Q＝D＝0且第一忆阻器ME1被置位高阻状态。故时钟脉冲信号CP为高电平1起到电路开关和辅助置位的作用。当时钟脉冲信号CP为低电平0时，MOSFET管M1截止，与非逻辑电路输出被强制为高电平1，这时的等效电路图与图3相同，此时输出信号Q取决于时钟脉冲信号CP下降为低电平0之前输入信号D的最终状态。触发器逻辑真值表如表2所示。
表2.电平触发D触发器逻辑真值表
CP D Q Q*
0 x 0 0
0 x 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
用cadence对电路进行瞬态仿真，仿真结果如图9所示。经过分析，触发器的仿真结果与真值表一致。本发明的电平触发D触发器相比于现有的电平触发D触发器减少了MOSFET管的数量，比现有的设计结构更简单，更节省版图面积。
实施例二：
参见图10所示，本发明还涉及另一种基于阻类存储器的电平触发D触发器电路，包括一MOSFET管M1，第一忆阻器ME1、电阻RG、第一反相器INV1、第二反相器INV2和第四反相器INV4；
所述MOSFET管M1的源极电性连接输入信号D，所述MOSFET管M1的栅极电性连接第四反相器INV4的输出端，所述第四反相器INV4的输入端电性连接时钟脉冲信号CP，所述MOSFET管M1的漏极分别电性连接到第一忆阻器ME1的正极、电阻RG的一端和第一反相器INV1的输入端，所述第一反相器INV1的输出端电性连接到第二反相器INV2的输入端，所述第二反相器INV2的输出端电性连接输出信号Q，所述第一忆阻器ME1的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号D，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号D，所述电阻RG的另一端接地。
本实施例中，所述MOSFET管M1选用增强型P沟道MOSFET管。
本实施例中，所述与非逻辑电路包括第二忆阻器ME2、第三忆阻器ME3和第三反相器INV3；
所述第二忆阻器ME2的负极电性连接输入信号D或时钟脉冲信号CP中的一个，所述第三忆阻器ME3的负极电性连接输入信号D或时钟脉冲信号CP中的另一个，所述第二忆阻器ME2、第三忆阻器ME3的正极均电性连接到第三反相器INV3的输入端，所述第三反相器INV3的输出端作为与非逻辑电路的输出端。
本实施例中，所述第二忆阻器ME2的负极电性连接时钟脉冲信号CP，所述第三忆阻器ME3的负极电性连接输入信号D。
本实施例中，MOSFET管M1的栅极接CP'，当时钟脉冲信号CP为高电平1时，CP'为低电平0，MOSFET管M1导通，输出信号Q＝D。若输入信号D＝0，则输出信号Q＝0，且输出y＝1，第一忆阻器ME1被置为高阻态；若输入信号D＝1，则输出信号Q＝1，且输出y＝0，第一忆阻器ME1被置为低阻态。当时钟脉冲信号CP为低电平0时，输出y被强制为高电平1，此时CP'为高电平1，MOSFET管M1截止，输出信号Q取决于第一忆阻器ME1和电阻RG的分压：若第一忆阻器ME1为高阻态，则输出信号Q＝0；若第一忆阻器ME1为低阻态，则输出信号Q＝1。此电路真值表与实施例一中的表2完全一致。
当然上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种基于阻类存储器的电平触发D触发器电路，其特征在于：包括一MOSFET管，第一忆阻器、电阻、第一反相器和第二反相器；
所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。
2.根据权利要求1所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述MOSFET管选用增强型N沟道MOSFET管或耗尽型P沟道MOSFET管。
3.根据权利要求1所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；
所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。
4.根据权利要求3所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述第二忆阻器的负极电性连接输入信号，所述第三忆阻器的负极电性连接时钟脉冲信号。
5.一种基于阻类存储器的电平触发D触发器电路，其特征在于：包括一MOSFET管，第一忆阻器、电阻、第一反相器、第二反相器和第四反相器；
所述MOSFET管的源极电性连接输入信号，所述MOSFET管的栅极电性连接第四反相器的输出端，所述第四反相器的输入端电性连接时钟脉冲信号，所述MOSFET管的漏极分别电性连接到第一忆阻器的正极、电阻的一端和第一反相器的输入端，所述第一反相器的输出端电性连接到第二反相器的输入端，所述第二反相器的输出端电性连接输出信号，所述第一忆阻器的负极电性连接到用于对其进行辅助置位的与非逻辑电路的输出端，所述与非逻辑电路的一个输入端电性连接输入信号，所述与非逻辑电路的另一个输入端电性连接时钟脉冲信号，所述电阻的另一端接地。
6.根据权利要求5所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述MOSFET管选用增强型P沟道MOSFET管。
7.根据权利要求5所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述与非逻辑电路包括第二忆阻器、第三忆阻器和第三反相器；
所述第二忆阻器的负极电性连接输入信号或时钟脉冲信号中的一个，所述第三忆阻器的负极电性连接输入信号或时钟脉冲信号中的另一个，所述第二忆阻器、第三忆阻器的正极均电性连接到第三反相器的输入端，所述第三反相器的输出端作为与非逻辑电路的输出端。
8.根据权利要求7所述的基于阻类存储器的电平触发D触发器电路，其特征在于：所述第二忆阻器的负极电性连接时钟脉冲信号，所述第三忆阻器的负极电性连接输入信号。
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