CN111128778B - 一种检测缺陷的设计方法 - Google Patents
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Abstract
本发明提供一种检测缺陷的设计方法，在版图的每个shot中选定testkey区域；按照需要检测的层将testkey区域划分为m*n的矩阵单元，其中m为层数；在每个单元中设置多组缺陷分布，每个单元中的多组缺陷分布依照m*n矩阵的列依次错位排布；将设置有缺陷分布的testkey的版图输出为GDS文件，本发明设计不同尺寸和不同种类缺陷，采用工厂产品流程生产的多个层的晶圆,作为YE检测机台捕捉率检测晶圆，更加贴合实际监测机台状态，同时能有效提高产品良率。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种检测缺陷的设计方法。
背景技术
在集成电路制造领域，随着工艺尺寸的不断缩小，对缺陷的捕捉能力要求越来越高，其中良率YE检测机台要求高精度检测水准；目前的检测方法是晶圆大块孤立区域缺陷检测，如图1所示，图1显示为现有技术中晶圆上孤立区域缺陷检测示意图。
然而YE检测机台针对不同缺陷的捕捉能力较弱，因捕捉能力弱，导致致命缺陷不易被检测从而造成良率低下问题。
因此，需要提供一种新的方法用于解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种检测缺陷的设计方法，用于解决现有技术中由于YE机台对不同缺陷捕捉能力较弱，导致致命缺陷不易被检测从而造成良率低下的问题。
为实现上述目的及其他相关目的，本发明提供一种检测缺陷的设计方法，该方法至少包括以下步骤：
步骤一、在版图的每个shot中选定testkey区域；
步骤二、按照需要检测的层将所述testkey区域划分为m*n的矩阵单元，其中m为层数；
步骤三、在每个所述单元中设置多组缺陷分布，每个所述单元中的所述多组缺陷分布依照所述m*n矩阵的列依次错位排布；
步骤四、将设置有所述缺陷分布的testkey的版图输出为GDS文件。
优选地，步骤一中所述testkey区域的形状大小为长300微米、宽300微米的矩形。
优选地，步骤二中所需要检测的层数目为5层。
优选地，步骤二中所需要检测的层分别为有源区层、多晶硅层、第一金属硬掩膜层、第二金属硬掩膜层、第三金属硬掩膜层。
优选地，步骤二中将所述testkey区域划分为5*3的矩阵单元，每个单元的形状大小为长100微米、宽60微米的矩形。
优选地，步骤三中在每个所述单元中设置10组所述缺陷分布。
优选地，步骤三中所述多组缺陷分布在每个所述单元中的类型不完全相同。
优选地，步骤三中所述每个单元中的所述多组缺陷分布的类型为：每一组所述缺陷分布都包含line之间的断开和line之间的短接。
优选地，步骤三中在每个所述单元中的所述缺陷分布中，所述line之间的断开位置不完全相同。
优选地，步骤三中在每个所述单元中的所述缺陷分布中，所述line之间的短接位置不完全相同。
优选地，步骤三中line之间的断开尺寸为40nm～80nm。
优选地，步骤三中line之间的短接尺寸为40nm～80nm。
如上所述，本发明的检测缺陷的设计方法，具有以下有益效果：本发明设计不同尺寸和不同种类缺陷，采用工厂产品流程生产的多个层的晶圆,作为YE检测机台捕捉率检测晶圆，更加贴合实际监测机台状态，同时能有效提高产品良率。
附图说明
图1显示为现有技术中晶圆上孤立区域缺陷检测示意图；
图2显示为本发明晶圆上shot中设置有testkey的示意图；
图3显示为本发明缺陷分布依据不同层的错位排布示意图；
图4显示为本发明矩阵单元中多组缺陷分布的示意图；
图5至图7显示为本发明中不同类型的缺陷分布示意图；
图8显示为本发明的检测缺陷的设计方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图8。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种检测缺陷的设计方法，如图8所示，图8显示为本发明的检测缺陷的设计方法流程图。该方法至少包括以下步骤：
步骤一、在版图的每个shot中选定testkey区域；在进行本发明的步骤一之前，需要进行测试区域的确定，之后进行版图设计。在进行版图设计之后在所述版图的每个shot中选择固定区域作为testkey区域，所述testkey区域是为了监测工艺而加入在版图中固定位置的测试单元。如图2所示，图2显示为本发明晶圆上shot中设置有testkey的示意图，其中晶圆map(分布图)中划分为多个shot，每个shot中设有所述testkey区域01。本发明进一步地，步骤一中所述testkey区域的形状大小为长300微米、宽300微米的矩形。即图2中所述圆圈标识部分的块代表一个testkey区域，其形状为正方形，该正方形边长300微米。本发明的所述晶圆为MPW晶圆，即多项目晶圆。
步骤二、按照需要检测的层将所述testkey区域划分为m*n的矩阵单元，其中m为层数；该步骤中划分所述testkey区域01为单元001，所述单元001为所述testkey区域01按照m行、n列形成的矩阵的单元；并且行数m只能是根据实际需要检测的层选定的层数。本发明进一步地，本实施例中，步骤二中所需要检测的层数目为5层，更进一步地，本发明的步骤二中所需要检测的层分别为有源区层(AA)、多晶硅层(P1)、第一金属硬掩膜层(M1HM)、第二金属硬掩膜层(M2HM)、第三金属硬掩膜层(M3HM)。在其他实施例中也可以是除此以外的其他层或包含这些层的更多的层。在其他实施例中可以不限定具体的层的数目。本发明进一步地，本实施例中，步骤二中将所述testkey区域01划分为5*3的矩阵单元，每个单元的形状大小为长100微米、宽60微米的矩形。如图3所示，图3显示为本发明缺陷分布依据不同层的错位排布示意图。即所述testkey区域01被划分了5行、3列的矩阵单元，每一行的矩阵单元对应于其中所述的一层。本实施例中，图3中的第一行矩阵单元对应于所述第三金属硬掩膜层(M3HM)，第二行矩阵单元对应于所述第二金属硬掩膜层(M2HM)，第三行矩阵单元对应于所述第一金属硬掩膜层(M1HM)，第四行矩阵单元对应于所述多晶硅层(P1)，第五行矩阵单元对应于所述有源区层(AA)。并且在本实施例中的testkey区域01中的每一行都有3个单元001，在其他实施例中可以有除此以外的多个单元001。
步骤三、在每个所述单元中设置多组缺陷分布，每个所述单元中的所述多组缺陷分布依照所述m*n矩阵的列依次错位排布；如图3所示，图3中每个单元001中的多组白色点代表缺陷分布，其中一个白色点代表一个缺陷分布02，由图3可知，每个所述单元001中设有多个白色点，称之为多组缺陷分布。每个所述单元中的所述多组缺陷分布依照所述m*n矩阵的列依次错位排布，本实施例中的矩阵为5行3列的矩阵。例如图3中所述矩阵，从第一行第一列至第五行第一列的单元中的所述缺陷分布彼此错位分布，即处于一列的所述单元中的缺陷分布与其他相同列的单元的缺陷分布呈错位分布状态。
步骤三中在每个所述单元001中设置10组所述缺陷分布。如图4所示，图4显示为本发明矩阵单元中多组缺陷分布的示意图，本发明进一步地，步骤三中所述多组缺陷分布在每个所述单元中的类型不完全相同。也就是说，所述缺陷分布为缺陷在line中的分布，缺陷在line中的位置并不固定，因此当所述单元001包含有多组缺陷分布时，每组缺陷分布中的缺陷位置与其他组缺陷分布中缺陷的位置可以相同也可不同。本发明进一步地，步骤三中所述每个单元中的所述多组缺陷分布的类型为：每一组所述缺陷分布都包含line之间的断开和line之间的短接。如图5、图6、图7所示，图5至图7显示为本发明中不同类型的缺陷分布示意图。图5中缺陷分布02中既包含line的短接，又包含line的断开。line之间因缺陷03而发生短接，line之间因缺陷04而发生断开。
步骤三中在每个所述单元中的所述缺陷分布02中，所述line之间的断开位置不完全相同。如图5至图7，图5中line因缺陷03断开的位置与图6中line断开的位置不同，同样也不同于图7中line断开的位置。
步骤三中在每个所述单元中的所述缺陷分布中，所述line之间的短接位置不完全相同。如图5至图7，图5中line因缺陷03短接的位置与图6中line短接的位置不同，同样也不同于图7中line短接的位置。本发明进一步地，步骤三中line之间的断开尺寸为40nm～80nm。更进一步地，步骤三中line之间的短接尺寸为40nm～80nm。本实施例的该步骤三中设置为错位排布的所述缺陷分布比设计为SRAM区域。
步骤四、将设置有所述缺陷分布的testkey的版图输出为GDS文件。
本发明进一步地，该方法还包括步骤五、对所述GDS文件进行检查(check)并流片(tapout)，本发明中缺陷分布为设计需要的大小和形状，因此无需进行OPC修正(光学邻近修正)。
该方法还包括步骤六、晶圆投产，并进行利用机台对晶圆缺陷进行监测。
本发明涉及的检测缺陷设计的方法，使用此方法可以验证实际工艺平台中，YE不同检测机台对不同缺陷尺寸和种类的捕捉能力；设计testkey区域大小300*300um,每层/单元缺陷by列错位排布，放置10组缺陷，缺陷尺寸:line的短接尺寸为40～80nm,line的断开尺寸为40～80nm；每组缺陷的短接和断开呈错位的规律性排布。本发明的检测缺陷的设计方法可以检测不同层次，不同图形密度分布。针对相同机型机台，对已知层次、区域位置、相同缺陷的捕捉，监控两个及以上数量机台的匹配程度；根据不同层次设计的已知缺陷种类和数量，进行YE检测机台测试程式参数设置等最优模式的调试。
综上所述，本发明设计不同尺寸和不同种类缺陷，采用工厂产品流程生产的多个层的晶圆,作为YE检测机台捕捉率检测晶圆，更加贴合实际监测机台状态，同时能有效提高产品良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (15)
1.一种检测缺陷的设计方法，其特征在于，该方法至少包括以下步骤：
步骤一、在版图的每个shot中选定testkey区域；所述testkey区域是为了监测工艺而加入在版图中固定位置的测试单元；
步骤二、按照需要检测的层将所述testkey区域划分为m*n的矩阵单元，其中m为层数；
步骤三、在每个所述单元中设置多组缺陷分布，每个所述单元中的所述多组缺陷分布依照所述的m*n的矩阵的列依次错位排布；
步骤四、将设置有所述缺陷分布的testkey的版图输出为GDS文件。
2.根据权利要求1所述的检测缺陷的设计方法，其特征在于：步骤一中所述testkey区域的形状大小为长300微米、宽300微米的矩形。
3.根据权利要求1所述的检测缺陷的设计方法，其特征在于：步骤二中所需要检测的层数目为5层。
4.根据权利要求3所述的检测缺陷的设计方法，其特征在于：步骤二中所需要检测的层分别为有源区层、多晶硅层、第一金属硬掩膜层、第二金属硬掩膜层、第三金属硬掩膜层。
5.根据权利要求3所述的检测缺陷的设计方法，其特征在于：步骤二中将所述testkey区域划分为5*3的矩阵单元，每个单元的形状大小为长100微米、宽60微米的矩形。
6.根据权利要求1所述的检测缺陷的设计方法，其特征在于：步骤三中在每个所述单元中设置10组所述缺陷分布。
7.根据权利要求1所述的检测缺陷的设计方法，其特征在于：步骤三中所述多组缺陷分布在每个所述单元中的类型不完全相同。
8.根据权利要求7所述的检测缺陷的设计方法，其特征在于：步骤三中每个所述单元中的所述多组缺陷分布的类型为：每一组所述缺陷分布都包含line之间的断开和line之间的短接。
9.根据权利要求8所述的检测缺陷的设计方法，其特征在于：步骤三中在每个所述单元中的所述缺陷分布中，所述line之间的断开位置不完全相同。
10.根据权利要求8所述的检测缺陷的设计方法，其特征在于：步骤三中在每个所述单元中的所述缺陷分布中，所述line之间的短接位置不完全相同。
11.根据权利要求8所述的检测缺陷的设计方法，其特征在于：步骤三中line之间的断开尺寸为40nm～80nm。
12.根据权利要求8所述的检测缺陷的设计方法，其特征在于：步骤三中line之间的短接尺寸为40nm～80nm。
13.根据权利要求1所述的检测缺陷的设计方法，其特征在于：步骤三中错位排布的所述缺陷分布设计为SRAM区域。
14.根据权利要求1所述的检测缺陷的设计方法，其特征在于：该方法还包括步骤五、对所述GDS文件进行检查并流片。
15.根据权利要求14所述的检测缺陷的设计方法，其特征在于：该方法还包括步骤六、晶圆投产，并进行利用机台对晶圆缺陷进行监测。
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