CN111106089B - 高密度管脚qfn的封装结构与方法 - Google Patents

高密度管脚qfn的封装结构与方法 Download PDF

Info

Publication number
CN111106089B
CN111106089B CN201911203620.4A CN201911203620A CN111106089B CN 111106089 B CN111106089 B CN 111106089B CN 201911203620 A CN201911203620 A CN 201911203620A CN 111106089 B CN111106089 B CN 111106089B
Authority
CN
China
Prior art keywords
pin
lead frame
cutting
array
qfn
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911203620.4A
Other languages
English (en)
Other versions
CN111106089A (zh
Inventor
尹保冠
陈建超
于上家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qingdao Goertek Microelectronic Research Institute Co ltd
Original Assignee
Qingdao Goertek Microelectronic Research Institute Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qingdao Goertek Microelectronic Research Institute Co ltd filed Critical Qingdao Goertek Microelectronic Research Institute Co ltd
Priority to CN201911203620.4A priority Critical patent/CN111106089B/zh
Publication of CN111106089A publication Critical patent/CN111106089A/zh
Application granted granted Critical
Publication of CN111106089B publication Critical patent/CN111106089B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49558—Insulating layers on lead frames, e.g. bridging members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8536—Bonding interfaces of the semiconductor or solid state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

本发明提供一种高密度管脚QFN的封装结构，属于半导体封装技术领域，包括引线框架结构，所述引线框架结构包括引线框架单元；其中，所述引线框架单元包括位于中部的芯片结合部以及围绕所述芯片结合部分布的四组管脚结合部阵列，在所述管脚结合部阵列的管脚结合部中嵌入有至少一个半切割道绝缘件，所述半切割道绝缘件位于管脚半切线上，并将一个管脚结合部分隔为至少两个管脚结合部。利用本发明，能够有效增加管脚密度，从而提高封装结构的集成度。

Description

高密度管脚QFN的封装结构与方法
技术领域
本发明涉及半导体封装技术领域，更为具体地，涉及一种可提高管脚密度的QFN封装结构及其封装方法。
背景技术
QFN(QuadFlatNo-leadPackage，四侧无管脚扁平封装)是一种无管脚封装，呈正方形或矩形，封装底部中央位置有一个大面积裸露焊盘用来导热，管脚分布在封装底面的四个边缘，围绕大焊盘的封装外围四周有实现电气连结的导电焊盘，通过外露的引线框架焊盘进行散热，QFN具有电和热性能良好、体积小、重量轻、开发成本低的特点，适合应用在手机、数码相机、PDA以及其他便携小型电子设备的高密度印刷电路板上。但是，QFN具有I/O数量较少以及集成度低的弊端。
因此，如何提高QFN的管脚密度，成为目前亟需解决的问题。
发明内容
鉴于上述问题，本发明的目的是提供一种高密度管脚QFN的封装结构与方法，以解决QFN的I/O数量较少以及集成度低的问题。
本发明提供的一种高密度管脚QFN的封装结构，包括引线框架结构，引线框架结构包括引线框架单元；其中，引线框架单元包括位于中部的芯片结合部以及围绕芯片结合部分布的四组管脚结合部阵列，在管脚结合部阵列的管脚结合部中嵌入有至少一个半切割道绝缘件，半切割道绝缘件位于管脚半切线上，并将一个管脚结合部分隔为至少两个管脚结合部。
此外，优选的结构是，半切割道绝缘件的高度与管脚半切深度之和等于引线框架结构的厚度，半切割道绝缘件为有色绝缘体。
此外，优选的结构是，
嵌入每个管脚结合部中的半切割道绝缘件的数量为1-5件；并且，
在半切割道绝缘件的底部设置有管脚半切形成的半切割道，在半切割道内填充有填充件。
此外，优选的结构是，引线框架结构包括至少两个引线框架单元，相邻两个引线框架单元之间通过切割槽相连接；并且，
引线框架单元包括外框和角筋，管脚结合部阵列设置在外框上，在外框的四个角处设置有角筋，角筋的一端连接外框，另一端连接芯片结合部。
此外，优选的结构是，在角筋上设置有向两侧延伸的加强筋，加强筋连接管脚结合部阵列与角筋。
此外，优选的结构是，相邻的管脚结合部的半切割道绝缘件相互连接为长条形，相邻组的管脚结合部阵列的半切割道绝缘件在两管脚结合部阵列之间的角筋处交汇。
此外，优选的结构是，半切割道绝缘件的两侧的管脚结合部阵列互相交错设置。
此外，优选的结构是，还包括：粘晶在引线框架单元上的芯片、用于连接芯片与管脚的引线以及封装在引线框架单元上的塑封体；其中，
在半切割道绝缘件的两侧的管脚结合部阵列，以半切割道绝缘件为中轴对称设置。
本发明提供的一种高密度管脚QFN的封装方法，包括：
S110、在引线框架结构上嵌入半切割道绝缘件，当每个管脚结合部上设置一个半切割道绝缘件时，半切割道绝缘件将每组管脚结合部阵列分隔为靠近芯片结合部的管脚结合部阵列一及远离芯片结合部的管脚结合部阵列二；
S120、在引线框架结构的芯片结合部上粘晶芯片，在管脚结合部阵列一及管脚结合部阵列二上分别设置管脚阵列一与管脚阵列二，通过引线分别连接芯片与管脚阵列一、管脚阵列二；
S130、在引线框架结构上增加塑封体；
S140、对引线框架结构进行管脚半切，其中，根据半切割道绝缘件的设置位置确定所要半切的深度；
S140、将引线框架结构沿切割槽切割分离成引线框架单元。
此外，优选的方法为，对引线框架单元进行管脚半切后，对在半切割道绝缘件下方形成的半切割道进行填充。
从上面的技术方案可知，本发明提供的高密度管脚QFN的封装结构及其方法，有益效果如下：
1、通过在管脚结合部阵列中设置有色半切割道绝缘件，并通过管脚半切将一排管脚形成多排管脚，从而提高管脚(I/O)密度，从而提高封装的集成度；
2、通过观察半切割道有色绝缘体，可以有效确认切割深度是否合格，从而解决切割深度不易检查的问题，从而使生产工艺更易于管控。
为了实现上述以及相关目的，本发明的一个或多个方面包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明了本发明的某些示例性方面。然而，这些方面指示的仅仅是可使用本发明的原理的各种方式中的一些方式。此外，本发明旨在包括所有这些方面以及它们的等同物。
附图说明
通过参考以下结合附图的说明的内容，并且随着对本发明的更全面理解，本发明的其它目的及结果将更加明白及易于理解。在附图中：
图1为现有技术中的QFN的封装结构的引线框架单元的结构示意图；
图2为根据本发明实施例的高密度管脚QFN的引线框架单元的结构示意图；
图3为根据本发明实施例的高密度管脚QFN的引线框架结构的示意图一；
图4为根据本发明实施例的高密度管脚QFN的引线框架结构的示意图二；
图5为根据本发明实施例的高密度管脚QFN的引线框架结构的示意图三；
图6为根据本发明实施例的高密度管脚QFN的引线框架单元的封装结构的剖视图；
图7为根据本发明实施例的高密度管脚QFN的引线框架结构的封装结构的剖视图。
在所有附图中相同的标号指示相似或相应的特征或功能。
其中的附图标记包括：1、引线框架单元；2、半切割道绝缘件；3、芯片；4、引线；5、塑封件；6、填充件；11、管脚结合部阵列；12、芯片结合部；13、切割槽；14、角筋；15、加强筋；16、半切割道；17、边框；111、管脚结合部阵列一；112、管脚结合部阵列二。
具体实施方式
在下面的描述中，出于说明的目的，为了提供对一个或多个实施例的全面理解，阐述了许多具体细节。然而，很明显，也可以在没有这些具体细节的情况下实现这些实施例。在其它例子中，为了便于描述一个或多个实施例，公知的结构和设备以方框图的形式示出。
针对前述提出的如何增加QFN的管脚密度，成为目前亟需解决的问题，本发明提供了一种新的高密度管脚QFN的封装结构，从而解决上述问题。本发明中QFN的通过半切形成多排管脚，从而提高了管脚(I/O)密度，降低生产成本；通过观察半切割道有色绝缘体，可以有效确认切割深度是否合格，从而解决切割深度不易检查的问题，使工艺与生产易于管控。
以下将结合附图对本发明的具体实施例进行详细描述。
为了说明本发明提供的高密度管脚QFN的封装结构的结构，图1示出了现有技术中的QFN的封装结构的引线框架单元的结构。
如图1所示，一种高密度管脚QFN的封装结构，包括引线框架结构，引线框架结构包括引线框架单元1，引线框架单元1包括位于中部的芯片结合部12以及围绕芯片结合部12分布的四组管脚结合部阵列11。
需要说明的是，QFN封装不像传统的SOIC与TSOP封装那样具有鸥翼状引线，其内部管脚与焊盘之间的导电路径短，自感系数以及封装体内布线电阻很低，QFN通过外露的引线框架焊盘提供了出色的散热性能，该焊盘具有直接散热通道，用于释放封装内的热量。通常将散热焊盘直接焊接在电路板上，并且PCB中的散热过孔有助于将多余的功耗扩散到铜接地板中，从而吸收多余的热量。
其中，在半导体封装过程中常采用引线框架作为集成电路的芯片载体，引线框架是一种借助于键合材料(金丝、铝丝、铜丝)实现芯片内部电路引出端与外引线的电气连接，形成电气回路的关键结构件，它起到了和外部导线连接的桥梁作用，绝大部分的半导体集成块中都需要使用引线框架，是电子信息产业中重要的基础材料。
如图1所示，QFN的每个引线框架单元1仅包含四组管脚结合部阵列11，在尺寸结构的限制下，每组管脚结合部阵列11的所能承载的管脚数量有限，造成I/O数量较少，限制了QFN的集成度提升。
图2示出了根据本发明实施例的高密度管脚QFN的引线框架单元的结构。
如图2所示，引线框架结构包括引线框架单元1，引线框架单元1包括位于中部的芯片结合部12以及围绕芯片结合部12分布的四组管脚结合部阵列11，在管脚结合部阵列11的管脚结合部中嵌入有至少一个半切割道绝缘件2，半切割道绝缘件2位于管脚半切线上，并将一个管脚结合部阵列11分隔为至少两个管脚结合部阵列11。沿着管脚半切线，对引线框架单元11进行管脚半切形成半切割道16。
需要说明的是，嵌入每个管脚结合部上的半切割道绝缘件2的数量可以为1-5个，也就是说，现有的一组管脚结合部阵列11可以被分隔为2-6组管脚结合部阵列。使得管脚结合部的数量呈几何倍数增长，有效提升了QFN封装的管脚数量，从而为QFN封装结构的集成度提升提供了可能。
在一个具体实施例中，引线框架单元1包括位于中部的芯片结合部12以及围绕芯片结合部12分布的四组管脚结合部阵列11。管脚结合部阵列11中嵌入半切割道绝缘件2，半切割道绝缘件2位于管脚半切线上，每个管脚结合部中嵌入的半切割道绝缘件2的数量为1个时，半切割道绝缘件2将每组管脚结合部阵列11分隔为靠近芯片结合部12的管脚结合部阵列一111及远离芯片结合部12的管脚结合部阵列二112。也就是说，通过半切割道绝缘件2将一排管脚结合部阵列11变成了两排；而对于一个引线框架单元1来说，由原始的四组管脚结合部阵列11变成了8组管脚结合部阵列11。
需要说明的是，目前半导体封装产品大多要求在引线框架的管脚侧面镀锡，以提高产品在PCB板上的焊接牢固性，对引线框架采用管脚半切方式处理可以达到该要求。
具体地说，在管脚半切线上设置半切割道绝缘件2，利用半切割道绝缘件2作为连接，将一排管脚结合部阵列11分隔为管脚结合部阵列一111及管脚结合部阵列二112。通过设置半切割道绝缘件2，大大增加了可设置的管脚的数量，从而提升了QFN的集成度。
在一个具体实施例中，半切割道绝缘件2的高度与管脚半切深度之和等于引线框架结构的厚度，半切割道绝缘件2为有色绝缘体。
具体地说，管脚半切(Lead half cut)即为采用半切(half cut)的方法完成两排或多排管脚之间的独立与成型；其中，管脚半切最关键的是半切割道的深度控制与检查；半切割道绝缘件2连接其两侧的管脚结合部之外，还具有标识(或者定位)作用。在进行管脚半切动作时，现有的方法不能及时有效检查切割深度。但是通过观察半切割道绝缘件2，可以直观及时有效的检查切割深度是否有可控范围内。
在一个具体地实施例中，将观察半切割道绝缘件2设置为与引线框架单元完全不同的颜色，在实际操作中，将半切割道绝缘件2设置为明亮的颜色，比如红色、黄色或者绿色，其颜色只要易于识别即可，在此不做具体限制。
在进行管脚半切作业时，若切割未露出有色的半切割道绝缘件2，则说明半切的切割深度不够；当切割下部分有色的半切割道绝缘件2，则说明半切的切割深度太大。
总之，通过观察半切割道有色绝缘体，可以有效确认切割深度是否合格，从而解决切割深度不易检查的问题。
在一个具体地实施例中，在半切割道绝缘件的底部设置有管脚半切形成的半切割道16，在半切割道16内填充有填充件。填充件6为环氧树脂之类所形成的填充物。
具体地说，在引线框架结构中，沿着半切割道通过管脚半切，将一排管脚结合部阵列形成两排管脚结合部阵列，甚至多排管脚结合部阵列。而管脚半切后，在有色半切割道绝缘件的下方形成了半切割道。对于半切割道，可利用填充件6填充，也可不填充；而填充工作可以在package切割前后都可进行。在实际的实施过程中，可根据工艺需求进行选择。
需要说明的是，半切割道绝缘件2由树脂等绝缘体形成。对于同一组管脚结合部阵列11而言，半切割道绝缘件2可以分散的，逐个分布在每一个管脚结合部上的；也可以是一整条，整体嵌设在管脚结合部阵列11上；对于同一组管脚结合部阵列11而言，当半切割道绝缘件2为整体条形设置时，其长度可以与管脚结合部阵列11的长度相等，也可以向两边延伸至引线框架单元1的边框上。
综上所述，本发明中QFN的封装结构，通过管脚半切形成多排管脚，从而提高了管脚(I/O)密度，降低生产成本；通过观察半切割道有色绝缘体，可以有效确认切割深度是否合格，从而解决切割深度不易检查的问题，使工艺与生产易于管控。
图3至图5分别从不同角度对高密度管脚QFN的封装结构的引线框架结构进行了示例性标示。具体地，图3示出了根据本发明实施例的高密度管脚QFN的引线框架结构一；图4示出了根据本发明实施例的高密度管脚QFN的引线框架结构二；图5示出了根据本发明实施例的高密度管脚QFN的引线框架结构三。
如图3至图5共同所示，本发明提供的一种高密度管脚QFN的封装结构的引线框架结构。引线框架结构包括至少两个引线框架单元1，相邻两个引线框架单元1之间通过切割槽13相连接；引线框架单元1包括外框17和角筋14，管脚结合部阵列11设置在外框17上，外框17的四个角处设置有角筋14，角筋14的一端连接外框17，另一端连接芯片结合部12。其中，在现有技术中，管脚结合阵列11是通过半蚀刻连筋连接在外框17上；而在本实施例中，管脚结合阵列11是通过半蚀刻连筋以及半切割道绝缘件2连接在外框17上。在管脚半切过程中，将半蚀刻连筋切除，管脚结合部之间通过半切割道绝缘件2相互连接。
在图3所示的实施例中，引线框架结构包括两个引线框架单元1，相邻两个引线框架单元1之间通过切割槽13相连接；引线框架单元1包括外框17和角筋14，管脚结合部阵列11设置在外框17上，在外框17的四个角处设置有角筋14，角筋14的一端连接外框17，另一端连接芯片结合部12。在管脚结合部阵列11中的管脚结合部上设置的半切割道绝缘件2的数量为1，半切割道绝缘件2之间为分散地，逐一分布在管脚结合部上。在半切割道绝缘件2的两侧的管脚结合部阵列11，以半切割道绝缘件2为中轴对称设置。
在图4所示的实施例中，引线框架结构包括两个引线框架单元1，相邻两个引线框架单元1之间通过切割槽13相连接；引线框架单元1包括外框17和角筋14，管脚结合部阵列11设置在外框17上，外框17的四个角处设置有角筋14，角筋14的一端连接外框17，另一端连接芯片结合部12。在管脚结合部阵列11中的管脚结合部上设置的半切割道绝缘件2的数量为1，相邻的管脚结合部的半切割道绝缘件2相互连接为长条形，相邻组的管脚结合部阵列11的半切割道绝缘件2在两管脚结合部阵列11之间的角筋14处交汇。在半切割道绝缘件2的两侧的管脚结合部阵列11互相交错设置。
需要说明的是，现有的半导体封装中的引线框架的主要工艺流程为：整片引线框架注塑成型-烘烤-管脚半切-电镀-烘烤-分离成单颗的引线框架。此工艺流程具有以下缺陷：在管脚半切后整片引线框架会产生拱曲变形，从而导致电镀和分离单颗产品过程中出现设备上下料困难、卡料以及分离模具定位不准等问题，使得产品报废。因此，每一组的管脚结合部阵列11的半切割道绝缘件2为整体长条形，且相邻组的管脚结合部阵列11的半切割道绝缘件2在两管脚结合部阵列11之间的角筋14处交汇，有助于增加引线框架结构的整体稳定性，减少管脚半切后的引线框架结构变形的可能性，从而提高产品合格率。
进一步的，将在半切割道绝缘件2的两侧的管脚结合部阵列11互相交错设置。可以有效增加单位面积内，管脚结合部的设置数量，从而进一步增加QFN封装的管脚密度。
在图5所示的实施例中，引线框架结构包括两个引线框架单元1，相邻两个引线框架单元1之间通过切割槽13相连接；引线框架单元1包括外框17和角筋14，管脚结合部阵列11设置在外框17上，外框17的四个角处设置有角筋14，角筋14的一端连接外框17，另一端连接芯片结合部12。在管脚结合部阵列11中的管脚结合部上设置的半切割道绝缘件2的数量为1，半切割道绝缘件2之间为分散地，逐一分布在管脚结合部上。在半切割道绝缘件2的两侧的管脚结合部阵列11，以半切割道绝缘件2为中轴对称设置。在角筋14上设置有向两侧延伸的加强筋15，加强筋15连接管脚结合部阵列11与角筋14。也就是说，配置于引线框架单元四个角落的角筋14通过加强筋15与距离最近的管脚结合部相连接。
需要说明的是，在模塑包封时，DFN引线框架单元两侧配置的管脚(尤其是配置于引线框架单元四个角落的管脚)会遭受模流压力而顺着模流方向偏移变形(即管脚冲弯)，导致产品外观不良。包封后由于管脚偏移变形，在后续切割时，容易切割到管脚，增加切割刀具的损耗。在本实施例中，角筋14设置有向两侧延伸的加强筋15，加强筋15连接管脚结合部阵列11与角筋14。也就是说，配置于引线框架单元四个角落的角筋14通过加强筋15与距离最近的管脚结合部相连接。借由将位于引线框架单元四个角落的管脚结合部分别与上下两边的角筋14通过半蚀刻的加强筋15相连接。在模塑包封时，可增加上下两边的角筋14对管脚的固定作用，加强框架管脚的强度，避免管脚受模流压力而偏移变形，提升产品外观品质。同时，在后续切割制程中，避免切割刀具切到管脚，达到减少切割刀具的损耗的技术效果。
图6和图7分别从不同角度对高密度管脚QFN的封装结构进行了示例性标示。具体地，图6示出了根据本发明实施例的高密度管脚QFN的引线框架单元的封装结构；图7示出了根据本发明实施例的高密度管脚QFN的引线框架结构的封装结构。
如图6和图7共同所示，本发明提供的一种高密度管脚QFN的封装结构示意。封装结构还包括粘晶在引线框架单元1上的芯片3、用于连接芯片3与管脚的引线4以及封装在引线框架单元1上的塑封体5；在具体的实施过程中，QFN封装是采用铜管脚框架基底的CSP(塑料封装)。而所说的粘晶就是共晶焊接。
而具体的封装工艺流程包括：
1、整片引线框架结构注塑成型(Lead frame)，贴膜(taping)，并在引线框架结构的正面预埋有色的半切道绝缘件2；
2、在引线框架结构上进行芯片3的粘晶以及引线的焊线作业(DB+WB)；
3、对上述引线框架结构进行管脚半切，并通过半切道绝缘件2确认切割深度是否合格；
4、将引线框架结构沿切割槽分离(Singulation)为单个的引线框架单元；
5、将管脚半切形成的形成半切割道16，对半切割道16利用填充件6进行填充。
本发明还提供了一种新的高密度管脚QFN的封装方法，包括：
S110、在引线框架结构上嵌入半切割道绝缘件2，当每个管脚结合部上设置一个半切割道绝缘件2时，半切割道绝缘件2将每组管脚结合部阵列11分隔为靠近芯片结合部的管脚结合部阵列一111及远离芯片结合部的管脚结合部阵列二112；
S120、在引线框架结构的芯片结合部上粘晶芯片3，在管脚结合部阵列一111及管脚结合部阵列二112上分别设置管脚阵列一与管脚阵列二，通过引线4分别连接芯片3与管脚阵列一、管脚阵列二；
S130、在引线框架结构上增加塑封体5；
S140、对引线框架结构进行管脚半切，其中，根据半切割道绝缘件2的设置位置确定所要半切的深度；
S140、将引线框架结构沿切割槽13切割分离成引线框架单元1。
在一个具体的实时例中，对引线框架单元1进行管脚半切后，在半切割道绝缘件2下方形成半切割道16，对半切割道16进行填充。
高密度管脚QFN的封装方法的具体实施方式与高密度管脚QFN的封装结构的实施方式相同，在此不再一一举例赘述。
本发明提供的QFN的封装方式，通过管脚半切形成多排管脚，并且可以通过观察半切割道有色绝缘体，可以有效确认切割深度是否合格；这种实施方式不仅解决了切割深度不易检查的问题，还可以提高封装结构的管脚密度，从而提升QFN的封装结构的集成度。
如上参照附图以示例的方式描述了根据本发明提出的QFN的封装结构。但是，本领域技术人员应当理解，对于上述本发明所提出的QFN封装结构，还可以在不脱离本发明内容的基础上做出各种改进。因此，本发明的保护范围应当由所附的权利要求书的内容确定。

Claims (10)

1.一种高密度管脚QFN的封装结构，包括引线框架结构，其特征在于，所述引线框架结构包括引线框架单元；其中，
所述引线框架单元包括位于中部的芯片结合部以及围绕所述芯片结合部分布的四组管脚结合部阵列，在所述管脚结合部阵列的管脚结合部中嵌入有至少一个半切割道绝缘件，所述半切割道绝缘件位于管脚半切线上，并将一个管脚结合部分隔为至少两个管脚结合部；所述半切割道绝缘件为用于确认切割深度是否合格的有色绝缘体。
2.如权利要求1所述的高密度管脚QFN的封装结构，其特征在于，所述半切割道绝缘件的高度与管脚半切深度之和等于所述引线框架结构的厚度。
3.如权利要求1所述的高密度管脚QFN的封装结构，其特征在于，
嵌入每个管脚结合部中的半切割道绝缘件的数量为1-5件；并且，
在所述半切割道绝缘件的底部设置有管脚半切形成的半切割道，所述半切割道内填充有填充件。
4.如权利要求2所述的高密度管脚QFN的封装结构，其特征在于，
所述引线框架结构包括至少两个引线框架单元，相邻两个引线框架单元之间通过切割槽相连接；并且，
所述引线框架单元包括外框和角筋，所述管脚结合部阵列设置在外框上，在所述外框的四个角处设置有角筋，所述角筋的一端连接所述外框，另一端连接所述芯片结合部。
5.如权利要求4所述的高密度管脚QFN的封装结构，其特征在于，
在所述角筋上设置有向两侧延伸的加强筋，所述加强筋连接所述管脚结合部阵列与所述角筋。
6.如权利要求4所述的高密度管脚QFN的封装结构，其特征在于，
相邻的管脚结合部的半切割道绝缘件相互连接为长条形，相邻组的管脚结合部阵列的半切割道绝缘件在两管脚结合部阵列之间的角筋处交汇。
7.如权利要求6所述的高密度管脚QFN的封装结构，其特征在于，所述半切割道绝缘件的两侧的管脚结合部阵列互相交错设置。
8.如权利要求1所述的高密度管脚QFN的封装结构，其特征在于，还包括：
粘晶在所述引线框架单元上的芯片、用于连接所述芯片与管脚的引线以及封装在所述引线框架单元上的塑封体；其中，
在所述半切割道绝缘件的两侧的管脚结合部阵列，以所述半切割道绝缘件为中轴对称设置。
9.一种高密度管脚QFN的封装方法，其特征在于，包括：
S110、在引线框架结构上嵌入半切割道绝缘件，当每个管脚结合部上设置一个半切割道绝缘件时，所述半切割道绝缘件将每组管脚结合部阵列分隔为靠近芯片结合部的管脚结合部阵列一及远离所述芯片结合部的管脚结合部阵列二；其中，所述半切割道绝缘件为用于确认切割深度是否合格的有色绝缘体；
S120、在所述引线框架结构的芯片结合部上粘晶芯片，在所述管脚结合部阵列一及管脚结合部阵列二上分别设置管脚阵列一与管脚阵列二，通过引线分别连接所述芯片与管脚阵列一、管脚阵列二；
S130、在所述引线框架结构上增加塑封体；
S140、对所述引线框架结构进行管脚半切，其中，根据半切割道绝缘件的设置位置确定所要半切的深度；
S140、将所述引线框架结构沿切割槽切割分离成引线框架单元。
10.根据权利要求9所述的高密度管脚QFN的封装方法，其特征在于，对所述引线框架单元进行管脚半切后，对在所述半切割道绝缘件下方形成的半切割道进行填充。
CN201911203620.4A 2019-11-29 2019-11-29 高密度管脚qfn的封装结构与方法 Active CN111106089B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911203620.4A CN111106089B (zh) 2019-11-29 2019-11-29 高密度管脚qfn的封装结构与方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911203620.4A CN111106089B (zh) 2019-11-29 2019-11-29 高密度管脚qfn的封装结构与方法

Publications (2)

Publication Number Publication Date
CN111106089A CN111106089A (zh) 2020-05-05
CN111106089B true CN111106089B (zh) 2021-08-17

Family

ID=70421034

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911203620.4A Active CN111106089B (zh) 2019-11-29 2019-11-29 高密度管脚qfn的封装结构与方法

Country Status (1)

Country Link
CN (1) CN111106089B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205789946U (zh) * 2016-04-11 2016-12-07 长华科技股份有限公司 导线架预成形体及导线架封装结构
CN107946284A (zh) * 2017-11-03 2018-04-20 马鞍山太时芯光科技有限公司 一种led芯片切割道标识及其制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202003988U (zh) * 2011-02-22 2011-10-05 苏州日月新半导体有限公司 四方扁平无外引脚封装构造及其导线架条
JP2013225595A (ja) * 2012-04-20 2013-10-31 Shinko Electric Ind Co Ltd リードフレーム及び半導体パッケージ並びにそれらの製造方法
CN206497889U (zh) * 2017-02-06 2017-09-15 长华科技股份有限公司 具改良式引脚的导线架预成形体
US9991194B1 (en) * 2017-04-18 2018-06-05 Ubotic Company Limited Sensor package and method of manufacture
CN109256367B (zh) * 2018-10-24 2024-03-22 嘉盛半导体(苏州)有限公司 预塑封引线框架、半导体封装结构及其单元、封装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN205789946U (zh) * 2016-04-11 2016-12-07 长华科技股份有限公司 导线架预成形体及导线架封装结构
CN107946284A (zh) * 2017-11-03 2018-04-20 马鞍山太时芯光科技有限公司 一种led芯片切割道标识及其制作方法

Also Published As

Publication number Publication date
CN111106089A (zh) 2020-05-05

Similar Documents

Publication Publication Date Title
US7102209B1 (en) Substrate for use in semiconductor manufacturing and method of making same
US6437429B1 (en) Semiconductor package with metal pads
US7410834B2 (en) Method of manufacturing a semiconductor device
US8115299B2 (en) Semiconductor device, lead frame and method of manufacturing semiconductor device
US7554179B2 (en) Multi-leadframe semiconductor package and method of manufacture
US8344499B2 (en) Chip-exposed semiconductor device
US10790258B2 (en) Electronic device and mounting structure of the same
KR200492009Y1 (ko) 예비성형된 리드 프레임 및 이 리드 프레임으로부터 제조된 리드 프레임 패키지
US9673122B2 (en) Micro lead frame structure having reinforcing portions and method
CN111106089B (zh) 高密度管脚qfn的封装结构与方法
TWM551755U (zh) 泛用型導線架
US8829685B2 (en) Circuit device having funnel shaped lead and method for manufacturing the same
TWI382503B (zh) 四方扁平無引腳封裝
US10186432B2 (en) Method for manufacturing semiconductor device
US10290593B2 (en) Method of assembling QFP type semiconductor device
US10937728B2 (en) Preformed lead frame and lead frame package made from the same
US20220199500A1 (en) Method of manufacturing semiconductor devices, component for use therein and corresponding semiconductor device
US20060038266A1 (en) QFN package and method therefor
JP7148220B2 (ja) 半導体パッケージ及びその製造方法
JP3938525B2 (ja) 半導体装置の製造方法
US20230170283A1 (en) Method of manufacturing semiconductor devices and corresponding semiconductor device
US20230005825A1 (en) Method of manufacturing semiconductor devices, corresponding substrate and semiconductor device
US11862540B2 (en) Mold flow balancing for a matrix leadframe
JP4477976B2 (ja) 半導体装置の製造方法
TWI419288B (zh) 導線架條及其封膠方法與具有導線架之半導體封裝構造

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant