CN111081655A - 电子封装结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种电子封装结构及其制作方法,包括:上基板、下基板、位于上基板与下基板之间的微流道结构和芯片;微流道结构通过上基板与下基板之间的晶圆级键合形成;芯片通过至少一个金属凸点(4)与下基板的上表面金属连接,且芯片被微流道结构包围;下基板的一个非金属化通孔与微流道结构的微流道通道的入口对应设置,下基板的另一个非金属化通孔与微流道通道的出口对应设置。液体通过一个非金属化通孔流入微流道通道然后从另一个非金属化通孔流出,有效将热量传递出去,提高了整个封装的热特性。另外,微流道结构还具有电磁屏蔽特性,可有效避免外界电磁干扰。由于本发明采用的是晶圆级三维堆叠结构,可提高系统布线密度及整个封装的高频特性。
Description
技术领域
本发明涉及电子封装技术领域,具体涉及一种电子封装结构及其制作方法。
背景技术
通常电子元件的散热是通过周围的环境或散热器来实现。如果从热回路的角度来分析电子元件的散热的情况,功耗等于温差除以热阻,热阻越大,电子元件的散热能力就越差,那么减少热阻就成为电子元件散热设计的重要工作。一般来讲,采用自然散热方法主要适用于电子元件运行所需功率较小,对温度的控制要求不高,器件的热流密度不宜太大。但是对于热流密度较大的电子封装结构,需要考虑采用液体冷却法,即让冷却剂直接与电子元件进行接触,热量直接被冷却剂带走,达到降温目的。
但是,对于芯片晶圆工艺,受限于芯片工艺及制作结构,很难在芯片内部增加散热结构,因此液体冷却法难以实现。
发明内容
本发明的目的是针对上述现有技术的不足提出的一种电子封装结构及其制作方法,该目的是通过以下技术方案实现的。
本发明的第一方面提出了一种电子封装结构,包括:上基板、下基板、位于上基板与下基板之间的微流道结构和芯片;
所述微流道结构通过所述上基板与所述下基板之间的晶圆级键合形成;
所述芯片通过至少一个金属凸点4与所述下基板的上表面金属连接,且所述芯片被所述微流道结构包围;
所述下基板的一个非金属化通孔与所述微流道结构的微流道通道的入口对应设置,所述下基板的另一个非金属化通孔与微流道通道的出口对应设置。
本发明的第二方面提出了一种制作如上述第一方面所述的电子封装结构的方法,包括:
制作上基板、下基板;
利用金属凸点4将芯片与所述下基板的上表面金属互联;
将所述上基板与所述下基板进行晶圆级键合,以形成微流道结构;
其中,所述芯片被所述微流道结构包围,且所述下基板的一个非金属化通孔与所述微流道结构的微流道通道的入口对应设置,所述下基板的另一非金属化通孔与微流道通道的出口对应设置。
在本申请实施例中,通过采用基于硅基的上下基板之间的晶圆级键合,形成有效的微流道通道,液体通过下基板的一个非金属化通孔流入微流道通道,然后从下基板的另一个非金属化通孔流出,有效的将热量传递出去,从整体上降低系统的热量,提高了整个封装的热特性。另外,本发明中的微流道结构还具有电磁屏蔽特性,可以有效避免外界电磁干扰。又由于本发明采用的是晶圆级硅基三维堆叠结构,不但提高了系统的布线密度,同时提高了整个封装的高频特性和产品封装可靠性。
附图说明
此处所说明的附图用来提供对本发明的进一步理解,构成本发明的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:
图1为本发明根据一示例性实施例示出的一种电子封装结构示意图;
图2为本发明根据一示例性实施例示出的一种上基板结构示意图图;
图3为本发明根据一示例性实施例示出的一种下基板结构示意图;
图4A为本发明根据一示例性实施例示出的一种制作电子封装结构的方法的实施例流程图;
图4B为本发明根据图4A所示实施例示出的一种上载板与临时载板的键合流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明,其示例表示在附图中。下面的描述涉及附图时,除非另有表示,不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反,它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
在本发明使用的术语是仅仅出于描述特定实施例的目的,而非旨在限制本发明。在本发明和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式,除非上下文清楚地表示其他含义。还应当理解,本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解,尽管在本发明可能采用术语第一、第二、第三等来描述各种信息,但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如,在不脱离本发明范围的情况下,第一信息也可以被称为第二信息,类似地,第二信息也可以被称为第一信息。取决于语境,如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
为解决背景技术部分中存在的技术问题,本发明通过采用基于硅基的上下基板之间的晶圆级键合,形成有效的微流道通路,方便流体进行热对流,提高整个封装的热特性。
图1为本发明根据一示例性实施例示出的一种电子封装结构示意图,图1所示的结构包括上基板、下基板、位于上基板与下基板之间的微流道结构和芯片。其中,所述微流道结构通过所述上基板与所述下基板之间的晶圆级键合形成;所述芯片通过至少一个金属凸点4与所述下基板的上表面金属连接,且所述芯片被所述微流道结构包围;所述下基板的一个非金属化通孔与所述微流道结构的微流道通道的入口对应设置,所述下基板的另一非金属化通孔与微流道通道的出口对应设置。
值得注意的是,由于芯片被微流道结构包围,可以有效的避免外界电磁干扰,因此微流道结构在起散热作用的同时,还可以作为芯片的电磁屏蔽结构。
示例性的,上基板与下基板之间的晶圆级键合可以是金属键合,也可以是金锡键合。
基于上述描述可知,液体通过下基板的一个非金属化通孔流入微流道通道,然后从下基板的另一个非金属化通孔流出,有效的将热量传递出去,从整体上降低系统的热量。另外,本发明中的微流道结构还具有电磁屏蔽特性,可以有效避免外界电磁干扰。又由于本发明采用的是晶圆级硅基三维堆叠结构,不但提高了系统的布线密度,同时提高了整个封装的高频特性和产品封装可靠性。
基于上述图1所示的整体封装结构,下面分别对上基板和下基板包括的元素进行详细说明。
如图2所示为上基板结构,包含上载板、粘在所述上载板下表面的中间区域的金属层1、在金属层1的边界区域和上载板外围区域设置的金属凸点1、与所述金属层1对应设置的金属层2、与每个金属凸点1对应设置的金属凸点2、在所述金属层2的边界区域和与每个金属凸点2对应设置的金属凸点3。
其中,金属层1作为微流道上表面结构,金属层2作为微流道下表面结构,二者之间形成的空腔结构为微流道通道。位于金属层1边界区域的金属凸点1对应的金属凸点3与位于金属层2边界区域的金属凸点3所形成的两个空口(图2所示的空口1和空口2)为微流道通道的出口和入口。
另外,金属凸点1、对应的金属凸点2以及对应的金属凸点3依次金属连接,并且位于金属层2边界区域的金属凸点3与金属层2也金属连接。
值得说明的是,如图2所示,位于上载板中间区域的金属凸点3起到支撑微流道的效果,位于上载板外围区域区域的金属凸点3起到支撑保护作用效果。
在一实施例中,结合上述图1所示,芯片的背面可以与图2中的金属层2通过散热胶水连接。
如图3所示为下基板结构,包含下载板、粘在所述下载板上表面的金属层3、与每个金属凸点3对应设置的金属凸点5。
其中,金属凸点5与对应的金属凸点3也金属连接。
示例性的,结合上述图1所示,图3中所示的下基板还可以包括粘在下载板下表面金属层4,且所述金属层4上设有焊球。
另外,图3中的下基板还可以包括金属化通孔,该金属化通孔需要与金属层3、金属层4金属连接,用于后期的信号导通。
示例性的,上述所述的上载板和下载板的材质可以是硅或玻璃材料。
需要说明的是,上述图1至图3所示的均属于截面图,因此金属凸点1、金属凸点2、金属凸点3以及金属凸点4的数量均是多个。
下面对上述图1所示的电子封装结构的制作流程进行详细说明。
图4为本发明根据一示例性实施例示出的一种制作电子封装结构的方法的实施例流程图,在上述图1-图3所示实施例基础上,该电子封装结构的制作流程包括如下步骤:
步骤401:制作上基板、下基板。
在一实施例中,如图4B所示,上基板的制作工艺流程包括:
图(a)为在上载板的下表面制作金属层1,并在金属层1边界区域和上载板外围区域制作金属凸点1;
其中,金属层1可以作为微流道上表面结构。
图(b)为在临时载板的上表面制作与金属层1对应的金属层2,并在临时载板的上表面制作与金属凸点1的位置对应的金属凸点2;
其中,金属层2可以作为微流道下表面结构。
图(c)为将上载板与临时载板进行晶圆级键合,以使金属层1、金属层2、位于金属层1边界区域的金属凸点1和对应的金属凸点2形成用于进行液体流动的空腔结构;
其中,晶圆级键合可以是金属键合也可以是金锡键合,在键合时,金属凸点1与对应的金属凸点2实现金属互联,以形成空腔结构。
图(d)为去除所述临时载板,保留金属层2和金属凸点2;
其中,可以通过解键合或研磨、刻蚀工艺去除临时载板,保留金属层2和金属凸点2。
最后,分别在每个金属凸点2上和金属层2边界区域制作金属凸点3,形成如上述图2所示的上基板,以完成上基板制作。
在一实施例中,如上述图3所示,下基板的制作工艺流程包括:在下载板的上表面和下表面分别制作金属层3和金属层4,并在金属层3上制作与每个金属凸点3对应的金属凸点5。
需要说明的是,再如图3所示,在制作完成下基板后,还可以在下基板上制作两个非金属化通孔。其中,一个非金属化通孔位于金属层1一侧边界区域上的金属凸点3与金属层2一侧边界区域上的金属凸点3分别对应的两个金属凸点5之间的区域;另一个非金属化通孔位于金属层1另一侧边界区域上的金属凸点3与金属层2另一侧边界区域上的金属凸点3分别对应的两个金属凸点5之间的区域。
当然,在下载板上还包括用于进行信号导通的金属化通孔。
值得说明的是,各个金属层的层数可以根据实际设计需求进行调整,并且金属层可以是铜、铝等金属材质。各个金属凸点的材质为铜、金、锡银等。
步骤402:利用金属凸点4将芯片与下基板的上表面金属互联。
在执行步骤402之后,还可以在芯片的背面涂上散热胶水,以在将上基板与下基板进行晶圆级键合时,使散热胶水与上基板的金属层2粘接。
基于上述描述可知,金属凸点3与金属凸点5的厚度之和与芯片和金属凸点4的厚度之和要相适应。
步骤403:将上基板与下基板进行晶圆级键合,以形成微流道结构。
其中,在上基板与下基板键合时,金属凸点5与对应的金属凸点3实现金属互联,从而在上基板与下基板之间形成将芯片包围起来的微流道结构。
需要进一步说明的是,基于上述图3所示的下基板结构,在执行步骤403之后,还可以在金属层4上植入焊球。
至此,完成上述图4A所示的电子封装结构的制作流程,通过图4A所示的制作流程,可以在上基板与下基板之间形成微流道结构,在提升散热特性的同时,也避免周边器件对芯片造成的电磁干扰。并且整个工艺流程均在晶圆级完成,产品的生产效率更高。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本发明的真正范围和精神由下面的权利要求指出。
还需要说明的是,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上所述仅为本发明的较佳实施例而已,并不用以限制本发明,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明保护的范围之内。
Claims (12)
1.一种电子封装结构,其特征在于,包括:上基板、下基板、位于上基板与下基板之间的微流道结构和芯片;
所述微流道结构通过所述上基板与所述下基板之间的晶圆级键合形成;
所述芯片通过至少一个金属凸点(4)与所述下基板的上表面金属连接,且所述芯片被所述微流道结构包围;
所述下基板的一个非金属化通孔与所述微流道结构的微流道通道的入口对应设置,所述下基板的另一个非金属化通孔与微流道通道的出口对应设置。
2.根据权利要求1所述的结构,其特征在于,所述上基板包括:上载板、粘在所述上载板下表面的中间区域的金属层(1)、在金属层(1)的边界区域和上载板外围区域设置的金属凸点(1)、与所述金属层(1)对应设置的金属层(2)、与每个金属凸点(1)对应设置的金属凸点(2)、在所述金属层(2)的边界区域和与每个金属凸点(2)对应设置的金属凸点(3);
所述下基板包括下载板、粘在所述下载板上表面的金属层(3)、与每个金属凸点(3)对应设置的金属凸点(5);
其中,所述金属层(1)与所述金属层(2)形成的空腔结构为微流道通道;位于金属层(1)边界区域的金属凸点(1)对应的金属凸点(3)与位于金属层(2)边界区域的金属凸点(3)所形成的两个空口为微流道通道的出口和入口。
3.根据权利要求2所述的结构,其特征在于,所述芯片的背面与所述金属层(2)通过散热胶水连接。
4.根据权利要求2所述的结构,其特征在于,所述上载板与所述下载板的材质为硅或玻璃材料。
5.根据权利要求2所述的结构,其特征在于,所述下基板还包括粘在下载板下表面的金属层(4),且所述金属层(4)上设有焊球。
6.根据权利要求1所述的结构,其特征在于,所述微流道结构具有电磁屏蔽作用。
7.一种制作如上述权利要求1-6任一项所述电子封装结构的方法,其特征在于,包括:
制作上基板、下基板;
利用金属凸点(4)将芯片与所述下基板的上表面金属互联;
将所述上基板与所述下基板进行晶圆级键合,以形成微流道结构;
其中,所述芯片被所述微流道结构包围,且所述下基板的一个非金属化通孔与所述微流道结构的微流道通道的入口对应设置,所述下基板的另一非金属化通孔与微流道通道的出口对应设置。
8.根据权利要求7所述的方法,其特征在于,制作上基板包括:
在上载板的下表面的中间区域制作金属层(1),并在金属层(1)边界区域和上载板外围区域制作金属凸点(1);
在临时载板的上表面制作与金属层(1)对应的金属层(2),并在临时载板的上表面制作与金属凸点(1)的位置对应的金属凸点(2);
将上载板与临时载板进行晶圆级键合,以使金属层(1)、金属层(2)、位于金属层(1)边界区域的金属凸点(1)和对应的金属凸点(2)形成用于进行液体流动的空腔结构;
去除所述临时载板,保留金属层(2)和金属凸点(2);
分别在每个金属凸点(2)上和金属层(2)边界区域制作金属凸点(3),完成上基板制作。
9.根据权利要求8所述的方法,其特征在于,在利用金属凸点(4)将芯片与所述下基板的上表面金属互联之后,所述方法还包括:
在所述芯片的背面涂上散热胶水,以在将所述上基板与所述下基板进行晶圆级键合时,使散热胶水与上基板的金属层(2)粘接。
10.根据权利要求8所述的方法,其特征在于,制作下基板包括:
在下载板的上表面和下表面分别制作金属层(3)和金属层(4),并在金属层(3)上制作与每个金属凸点(3)对应的金属凸点(5)。
11.根据权利要求10所述的方法,其特征在于,所述方法还包括:
在下基板上制作两个非金属化通孔;
其中,一个非金属化通孔位于金属层(1)一侧边界区域上的金属凸点(3)与金属层(2)一侧边界区域上的金属凸点(3)分别对应的两个金属凸点(5)之间的区域;另一个非金属化通孔位于金属层(1)另一侧边界区域上的金属凸点(3)与金属层(2)另一侧边界区域上的金属凸点(3)分别对应的两个金属凸点(5)之间的区域。
12.根据权利要求10所述的方法,其特征在于,所述方法还包括:
在所述金属层(4)上植入焊球。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111584448A (zh) * | 2020-05-19 | 2020-08-25 | 上海先方半导体有限公司 | 一种芯片埋入式微流道模组封装结构及制作方法 |
CN113161306A (zh) * | 2021-04-15 | 2021-07-23 | 浙江集迈科微电子有限公司 | 芯片的高效散热结构及其制备工艺 |
CN115132709A (zh) * | 2022-06-27 | 2022-09-30 | 深圳宏芯宇电子股份有限公司 | 芯片堆叠封装结构 |
CN117246976A (zh) * | 2023-11-17 | 2023-12-19 | 之江实验室 | 晶上集成结构及其形成方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1936685A2 (en) * | 2006-12-20 | 2008-06-25 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
US20080196875A1 (en) * | 2005-07-13 | 2008-08-21 | Atotech Deutschland Gmbh | Micro-Structured Cooler and Use Thereof |
JP2013098212A (ja) * | 2011-10-28 | 2013-05-20 | Fujitsu Ltd | 半導体装置とその製造方法 |
CN103199086A (zh) * | 2013-03-19 | 2013-07-10 | 中国科学院微电子研究所 | 具有带屏蔽功能的微流道结构的硅基转接板及其制作方法 |
CN103235037A (zh) * | 2013-04-02 | 2013-08-07 | 厦门大学 | 一种半导体装置以及该半导体装置的制作方法 |
US20150021081A1 (en) * | 2013-07-16 | 2015-01-22 | Sony Corporation | Wiring substrate, method of manufacturing wiring substrate, component-embedded glass substrate, and method of manufacturing component-embedded glass substrate |
CN108766897A (zh) * | 2018-06-12 | 2018-11-06 | 厦门大学 | 实现大功率GaN器件层散热的三维异质结构的封装方法 |
CN109524373A (zh) * | 2018-11-19 | 2019-03-26 | 中国电子科技集团公司第五十八研究所 | 嵌入式微流道的三维主动散热封装结构及其制作工艺 |
CN110010561A (zh) * | 2018-12-31 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种多层芯片堆叠的射频结构及其制作方法 |
-
2019
- 2019-12-19 CN CN201911320100.1A patent/CN111081655B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080196875A1 (en) * | 2005-07-13 | 2008-08-21 | Atotech Deutschland Gmbh | Micro-Structured Cooler and Use Thereof |
EP1936685A2 (en) * | 2006-12-20 | 2008-06-25 | Shinko Electric Industries Co., Ltd. | Semiconductor device |
JP2013098212A (ja) * | 2011-10-28 | 2013-05-20 | Fujitsu Ltd | 半導体装置とその製造方法 |
CN103199086A (zh) * | 2013-03-19 | 2013-07-10 | 中国科学院微电子研究所 | 具有带屏蔽功能的微流道结构的硅基转接板及其制作方法 |
CN103235037A (zh) * | 2013-04-02 | 2013-08-07 | 厦门大学 | 一种半导体装置以及该半导体装置的制作方法 |
US20150021081A1 (en) * | 2013-07-16 | 2015-01-22 | Sony Corporation | Wiring substrate, method of manufacturing wiring substrate, component-embedded glass substrate, and method of manufacturing component-embedded glass substrate |
CN108766897A (zh) * | 2018-06-12 | 2018-11-06 | 厦门大学 | 实现大功率GaN器件层散热的三维异质结构的封装方法 |
CN109524373A (zh) * | 2018-11-19 | 2019-03-26 | 中国电子科技集团公司第五十八研究所 | 嵌入式微流道的三维主动散热封装结构及其制作工艺 |
CN110010561A (zh) * | 2018-12-31 | 2019-07-12 | 杭州臻镭微波技术有限公司 | 一种多层芯片堆叠的射频结构及其制作方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111584448A (zh) * | 2020-05-19 | 2020-08-25 | 上海先方半导体有限公司 | 一种芯片埋入式微流道模组封装结构及制作方法 |
CN113161306A (zh) * | 2021-04-15 | 2021-07-23 | 浙江集迈科微电子有限公司 | 芯片的高效散热结构及其制备工艺 |
CN113161306B (zh) * | 2021-04-15 | 2024-02-13 | 浙江集迈科微电子有限公司 | 芯片的高效散热结构及其制备工艺 |
CN115132709A (zh) * | 2022-06-27 | 2022-09-30 | 深圳宏芯宇电子股份有限公司 | 芯片堆叠封装结构 |
US11876037B1 (en) | 2022-06-27 | 2024-01-16 | Hosin Global Electronics Co., Ltd | Chip stacking and packaging structure |
CN117246976A (zh) * | 2023-11-17 | 2023-12-19 | 之江实验室 | 晶上集成结构及其形成方法 |
CN117246976B (zh) * | 2023-11-17 | 2024-03-22 | 之江实验室 | 晶上集成结构及其形成方法 |
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Publication number | Publication date |
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Legal Events
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PB01 | Publication | ||
PB01 | Publication | ||
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GR01 | Patent grant |