CN111066153A - 鳍式场效晶体管技术中的半导体布局 - Google Patents

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Abstract

描述了用于将单元放置在集成电路中的系统、装置和方法。在各种实施方案中，集成电路被分成许多分区。在易受晶体管闩锁影响的第一组分区中，许多晶体管栅极条连接到一个功率轨，而不是保持浮空。对于所述第一分区中的阱连接单元，所述晶体管栅极条的长度被缩短，但是在易受差信号完整性影响的第二分区中被增加。一个或多个注入层形成在所述第一分区和所述第二分区中的每一者中的所述晶体管栅极条下面，以调节对晶体管闩锁和差信号完整性的防止量。在具有与至少一个源极区相同的掺杂极性的阱中形成的多个源极区中的至少一个源极区包括静电放电晶体管。

Description

鳍式场效晶体管技术中的半导体布局
背景
技术领域
本文所述的实施方案涉及集成电路领域，并且更具体地，涉及在平面布置图中有效地布置单元以增加集成电路中的可靠性。
背景技术
一般来讲，集成电路包括各种部件。部件的示例包括处理单元、存储器、接口单元、各自用于特定目的的一个或多个功能单元、接合焊盘、用于在接合焊盘与其他部件之间驱动信号的驱动器、用于选择以及驱动电源和接地基准部的值的电路等。各种类型的部件由诸如矩形的形状表示，放置在对用于集成电路的管芯或封装区域的分区的图形表示内。这一图形表示被称为平面布置图。
放置在平面布置图内的矩形具有几何尺寸，诸如宽度和高度。这些尺寸具有限制，以便将所有部件放置在为平面布置图设定的尺寸内。除了被所有部件的在平面布置图内的放置消耗的面积之外，面积还被连接到接合焊盘的电源线和信号的布线以及用于这些线的屏蔽和间隔消耗。此外，平面布置图内的面积被用于预防晶体管闩锁的部件诸如连接单元(tap cell)消耗，并且面积被用于改善信号完整性的部件诸如去耦电容器消耗。另外，平面布置图内的面积被用于防止输入/输出(I/O)信号附近的静电放电的单元消耗。在不扩展平面布置图的尺寸的情况下，用于部件的面积减小。因此，也降低了集成电路的可用性能。
鉴于以上，需要用于在平面布置图中布置单元以用于增加集成电路中的可靠性的方法和机构。
发明内容
设想了用于在平面布置图中布置单元以用于增加集成电路中的可靠性的系统和方法。在各种实施方案中，用于集成电路的平面布置图布局包括许多区。设计器和/或设计工具确定该多个区中的易受晶体管闩锁影响的第一组区。此外，设计器和/或设计工具确定该多个区中的易受相对差的信号完整性影响的第二组区。在易受晶体管闩锁影响的第一组区中，提供抗闩锁能力的阱连接单元(well tap cell)放置在这些区中。这些阱连接单元具有位于阱中的许多高掺杂剂区以及位于阱的顶部使得许多晶体管栅极条，以满足在集成电路中制造鳍式场效应晶体管(FinFET或仅Finfet)的设计规则。每个晶体管栅极条放置在两个高掺杂剂区之间。在一些实施方案中，晶体管栅极条保持浮空。
在一些实施方案中，易受晶体管闩锁影响的第一区中的阱连接单元的晶体管栅极条的长度被缩短，以提供对晶体管闩锁的更多防止。在易受相对差的信号完整性影响的第二区中，阱连接单元的晶体管栅极条的长度被增加，以在位于晶体管栅极条下面的功率轨之间提供更多电容。在其他实施方案中，第一区中的阱连接单元包括位于晶体管栅极条中的每个晶体管栅极条下面的注入层。
在一些实施方案中，在易受相对差的信号完整性影响的第二区中，阱连接单元包括位于晶体管栅极条中的每个晶体管栅极条下面的注入层。该注入层用与用于阱的掺杂剂类型不同的掺杂剂类型来创建。在其他实施方案中，第二区中的改性阱连接(modifiedwell tap cell)单元具有位于第一注入层下面的附加的第二注入层。第二注入层用与用于阱的掺杂剂类型相同的掺杂剂类型来创建。
此外，在一些实施方案中，用于集成电路的平面布置图布局包括n型静电放电(ESD)晶体管。ESD晶体管由连接到相同栅极端子的两个栅极晶体管栅极条形成。此外，ESD晶体管包括位于两个栅极晶体管栅极条之间的两个漏极区，并且两个漏极区通过接触件连接到相同漏极端子。此外，ESD晶体管包括多个源极区，每个源极区通过接触件连接到相同源极端子。在各种实施方案中，至少一个源极区在具有与该至少一个源极区相同的掺杂极性的阱中形成。
参考以下描述和附图将另外理解这些和其他实施方案。
附图说明
通过结合附图参考以下描述，可更好地理解方法和机制的上文和另外的优点，在附图中：
图1是多个阱连接单元的剖视图的一个实施方案的框图。
图2是一个阱连接单元的剖视图的一个实施方案的框图。
图3是多个阱连接单元的剖视图的一个实施方案的框图。
图4是用于集成电路的布局平面布置图的一个实施方案的框图。
图5是用于集成电路的布局平面布置图的一个实施方案的框图。
图6是阱连接单元的剖视图的一个实施方案的框图。
图7是阱连接单元的剖视图的一个实施方案的框图。
图8是用于有效地改变平面布置图分区的阱连接单元特性和去耦特性两者的方法的一个实施方案的流程图。
图9是保护电路的剖视图和用于保护电路的布局的俯视图的一个实施方案的框图。
图10是用于保护电路的布局的俯视图的一个实施方案的框图。
图11是用于保护电路的布局的俯视图的一个实施方案的框图。
图12是用于保护电路的布局的俯视图的一个实施方案的框图。
图13是用于保护电路的布局的俯视图的一个实施方案的框图。
图14是用于有效地改变平面布置图分区的阱连接单元特性和去耦特性两者的方法的一个实施方案的流程图。
虽然本公开中所述的实施方案可受各种修改形式和另选形式的影响，但是其具体实施方案在附图中以举例的方式示出并将在本文详细描述。然而，应当理解，附图和对其的具体实施方式不旨在将实施方案限制为所公开的特定形式，而相反，本发明旨在涵盖落入所附权利要求书的实质和范围内的所有修改、等同物和另选方案。如在整个本专利申请中所使用的那样，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用字词“可”。类似地，字词“包括”意味着包括但不限于。
各种单元、电路或其他部件可被描述为“被配置为”实行一个或多个任务。在此类上下文中，“被配置为”是一般意味着“具有”在操作期间实行一个或多个任务的“电路”的结构的宽泛表述。如此，即使在单元/电路/部件当前未接通时，单元/电路/部件也可被配置为执行任务。通常，形成与“被配置为”对应的结构的电路可包括硬件电路。类似地，为了描述中方便，可将各种单元/电路/部件描述为执行一个或多个任务。此类描述应当被解释为包括短语“被配置为”。表述被配置为实行一个或多个任务的单元/电路/部件明确地旨在对该单元/电路/部件不调用35U.S.C.§112(f)。
具体实施方式
在以下描述中，阐述了许多具体细节以提供对本公开中描述的实施方案的透彻理解。然而，本领域的普通技术人员应当认识到，可在没有这些具体细节的情况下实践实施方案。在一些实例中，为了便于例示且避免模糊实施方案的描述，尚未详细示出众所周知的电路、结构和技术。
晶体管闩锁是在设备操作期间产生非预期短路路径并且相对大量的电流在电源与接地基准部之间流动时发生的情形。晶体管闩锁通常由寄生的可控硅整流器(SCR)引起，该可控硅整流器也被称为闸流管。在n型场效应晶体管(nfet)与p型FET(pfet)之间的硅衬底中，闸流管可在设备操作期间无意中形成，并且表现为堆叠在双极NPN晶体管的顶部的双极PNP晶体管。在晶体管闩锁事件期间，每个寄生双极晶体管将另一个寄生双极晶体管保持在传导饱和操作区中，直到断电事件。电压尖峰、静电放电、错误的具有多个电源的上电序列等可触发闩锁事件。
在一些设计中，衬底连接(substrate tap)和阱连接(well tap)中的每一者放置在标准单元库中的标准单元内，以通过预防晶体管闩锁来增加设计稳健性。在一个示例中，对于p型硅衬底，在n型场效应晶体管(nfet)的源极区和漏极区旁边产生相对高掺杂p型区。这一相对高掺杂p型区为衬底连接。衬底连接连接到接地基准部并且收集p型衬底中的多数载流子，这降低了体电阻，并且因此减小了闩锁效应。
以如上所述的类似方式，在p型衬底中的n阱内的p型场效应晶体管(pfet)的源极区和漏极区旁边产生相对高掺杂n型区。n阱内的这一相对高掺杂n型区为阱连接。阱连接连接到电源并且收集n型n阱中的多数载流子，这降低了阱电阻，并且因此减小了闩锁效应。在减少独立标准单元的尺寸的其他示例中，阱连接不放置在标准单元内，而是放置在跨集成电路的管芯的特定区中。在以下论述中，描述了可预防晶体管闩锁、附加地过滤噪声并且进一步保持信号完整性的改性阱连接单元。
现在转到图1，示出了阱连接单元100和阱连接单元150中的每一个的剖视图的一个实施方案的一般化框图。在图示实施方案中，阱连接单元100包括p阱130中的p型区120、122和124的阵列。此外，多个晶体管栅极条110和112放置在区120、122和124之间
p阱130的顶部。如图所示，晶体管栅极条110放置在p型区120与p型区122之间。此外，晶体管栅极条112放置在p型区122与p型区124之间。以类似的方式，阱连接单元150包括n阱180中的n型区170、172和174的阵列，其中晶体管栅极条160和162放置在区170、172和174之间n阱180的顶部。尽管在图示实施方案中的p阱130和n阱180中的每一者中示出了三个区和两个晶体管栅极条，但在其他实施方案中可使用任意数量的区和晶体管栅极条。
在各种实施方案中，晶体管栅极条110和112中的每一者包括多个层。例如，在一个实施方案中，氧化物层诸如二氧化硅放置在p阱130的顶部。此外，在一些实施方案中，氮化硅层在氧化物层的顶部形成以完成绝缘层。接着，栅极材料放置在绝缘层的顶部。晶体管栅极材料包括多晶硅、氮化钛(TiN)或其他材料中的一种。晶体管栅极条160和162中的每个晶体管栅极条以类似的方式形成。
在各种实施方案中，阱连接单元100和阱连接单元150中的每一者为跨集成电路的管芯放置以预防晶体管闩锁并且过滤噪声的许多单元之一的示例。阱连接单元100可用在n型硅衬底(未示出)中，而阱连接单元150可用在p型硅衬底(未示出)中。在各种实施方案中，p阱130和p型区120、122和124中的每一者通过在半导体制造工艺期间的掺杂步骤形成。掺杂步骤将杂质添加到硅层以改变硅的电质量，该硅基于所添加的掺杂剂类型而变得更导电或更不导电。在掺杂步骤期间，可使用表面扩散、离子注入和各种其他制造步骤以将掺杂剂添加到硅中。
当将包括受体原子诸如硼原子的p型掺杂剂添加到n型硅衬底(未示出)时，硅层中接收掺杂剂的多数载流子为空穴，并且硅在具有受体原子的区中变得更p型。在一个示例中，p阱130通过此类工艺步骤产生。以类似的方式，将更高浓度的p型掺杂剂添加到p型区120、122和124中。因此，p型区120、122和124中的每个p型区比p阱130更p型，并且图示实施方案中的“+”指示用p型掺杂剂的较高掺杂。以类似的方式，n型区170、172和174中的每个n型区比n阱180更n型，并且图示实施方案中的“+”指示用n型掺杂剂的较高掺杂。在各种实施方案中，n型掺杂剂包括供体原子诸如磷原子。硅层中接收供体原子的多数载流子为电子。
p型阱诸如p阱130通常用于产生用于制造n型场效应晶体管(nfet)的环境。然而，此处，p阱130用于产生用于预防晶体管闩锁并且过滤噪声的阱连接单元100。类似地，n型阱诸如n阱180通常用于产生用于制造p型场效应晶体管(pfet)的环境。然而，此处，n阱180用于产生用于预防晶体管闩锁并且过滤噪声的阱连接单元150。阱连接单元100提供从衬底(未示出)穿过p阱130、穿过p型区120、122和124并且最终到达标记为“VSS”的接地基准部的导电路径。类似地，阱连接单元150提供从衬底(未示出)穿过n阱180、穿过n型区170、172和174并且最终到达标记为“VDD”的电源的导电路径。通过将p阱130和n阱180中的每一者分别耦接到接地基准部和电源，移除了闩锁效应的正反馈，因为衬底电阻降低。
除了移除闩锁效应之外，将p型区120、122和124连接到标记为“VSS”的接地基准部还移除了浮空的p阱130，这移除了也使用p阱130的nfet(未示出)的浮体连接。如果p阱130保持浮空，则噪声可影响放置在p阱130中的任何nfet的体势(body potential)。金属(未示出)在p型区120、122和124中的每个p型区上形成，以便将它们连接到接地基准部。类似地，将n型区170、172和174连接到标记为“VDD”的电源移除了浮置的n阱180，这移除了也使用n阱180的pfet(未示出)的浮体连接。如果n阱180保持浮空，则噪声可影响放置在n阱180中的任何pfet的体势。金属(未示出)在n型区170、172和174中的每个n型区上形成，以便将它们连接到电源。
放置阱连接单元100中的重复的晶体管栅极条110和112，以满足制造集成电路的密度规则。例如，利用鳍式场效应晶体管(FinFET或Finfet)的集成电路满足密度要求。减小短沟道效应并且允许密度增加的非平面的晶体管是半导体加工中的一个相对近的发展，并且FinFET为非平面的晶体管的一个示例。形成具有相对小的节距但是具有适用于场效应晶体管的尺寸的FinFET的“鳍部(Fin)”的硅鳍部(Silicon Fin)通过多种工艺形成，诸如极紫外(EUV)光刻、定向自组装(DSA)图案化和侧壁图像转移(SIT)工艺。
同样，放置阱连接单元100中的重复的晶体管栅极条110和112以及阱连接单元150中的重复的晶体管栅极条160和162，以满足制造具有Finfet作为有源设备的集成电路的密度规则。在图示实施方案中，阱连接单元100中的重复的晶体管栅极条110和112连接到标记为“VDD”的电源。这些连接产生去耦电容器效应，因为电容器放置在功率轨VDD与VSS之间。
通常，去耦电容器用两个金属层(在一个示例中，诸如金属4(M4)和金属5(M5))创建，其中在它们之间有绝缘层
并且从一个金属层到电源有连接和从另一个金属层到接地基准部有连接。此处，电容器在p阱130与p型条110和112中的多晶硅、氮化钛(TiN)或其它材料之间，
其中在p阱130与条110和112中的导电材料之间有绝缘层。条110和112连接到电源，而p阱130连接到接地基准部，并且在条110和112与p阱之间有绝缘层。因此，产生去耦电容器效应。因此，阱连接单元100提供对晶体管闩锁的预防、抗晶体管噪声，
并且用通过条110和112与电源的连接，阱连接单元100还为信号完整性
提供去耦电容器效应。用条160和162与接地基准部的连接，类似的去耦电容器效应在阱连接单元150中创建。
当条110和112连接到电源时，耗尽区在条110和112下面形成。因此，从p阱130收集载流子的能力可降低。因此，阱连接单元100提供扩展的功能，诸如将去耦电容器效应添加到连接单元功能，但是折衷的是提供闩锁预防、噪声过滤和信号完整性效应中的每一者的效率可降低。类似的特性也出现在阱连接单元150中。当跨集成电路的平面布置图的区不需要连接单元或去耦电容器的效率高于给定阈值时，阱连接单元100和150可放置在平面布置图的这些区中。因此，节省了面积，因为这些区不使用连接单元和单独的去耦电容器两者。所节省的面积可用于为集成电路添加功能或更有效的信号布线。
现在转到图2，示出了每个阱连接单元200的剖视图的一个实施方案的一般化框图。较早所述的材料和掺杂剂的编号与阱连接单元190相同。在一些实施方案中，阱连接单元190等同于在图1中先前所示的阱连接单元150，不同的是功率轨是开关式的。对于阱连接单元190，n型区170、172和174中的每个n型区连接到标记为“VSS”的接地基准部，而不是标记为“VDD”的电源。晶体管栅极条160和162中的每个晶体管栅极条连接到标记为“VDD”的电源。晶体管栅极条160和162中的每个晶体管栅极条下面的电容比较早的阱连接单元150所实现的电容增加。对于阱连接单元200，电源在晶体管栅极条160和162的顶部提供正电荷，而n阱180在晶体管栅极条160和162下面提供负电荷同时通过n型区170、172和174连接到接地基准部。因此，去耦电容器特性增加，或对于相同量的面积变得更有效，但是对于相同量的面积，连接单元特性降低或变得更低效。
现在转到图3，示出了阱连接单元300和阱连接单元350中的每一者的剖视图的一个实施方案的一般化框图。较早所述的材料和掺杂剂的编号与阱连接单元300和350相同。在图示实施方案中，阱连接单元300包括p阱130中的p型区120、n型区302和p型区124的阵列。类似地，阱连接单元350包括n阱180中的n型区170、p型区352和n型区174的阵列。因此，一个有源高掺杂剂区被高掺杂剂区用与相邻区相反的极性掺杂替代。尽管在图示实施方案中单个中间有源高掺杂剂区被替代，但是在其他实施方案中，另一个区被替代并且多个区可被替代。用与相邻区相反的极性掺杂来替代一个或多个有源高掺杂剂区增大了晶体管栅极条诸如条110和112下面的功率轨之间在较高操作频率下的电容。
参照图4，示出了布局400的一个实施方案的一般化框图。如图所示，布局400包括集成电路(IC)平面布置图410，该IC平面布置图限定IC的高度尺寸和宽度尺寸。集成电路包括多个部件，每个部件能够处理和/或存储数据。多个部件包括接口和功能块或功能单元。在一些实施方案中，多个部件是在片上系统(SOC)、多芯片模块(MCM)或印刷电路板中的一个上的独立管芯。部件的示例是其中一个或多个核在中央处理单元(CPU)中的通用处理器、其中一个或多个核在图形处理单元(GPU)和数字信号处理器(DSP)中的高度并行数据架构处理器、显示控制器、音频处理部件、联网部件、外围接口控制器、存储控制器等。
为了易于图示，未示出提供以上部件的功能的接口、接合焊盘和实例化块。接口、接合焊盘和实例化块占据IC平面布置图410中的空置空间。在各种实施方案中，用在IC平面布置图410中的实例化块包括一个或多个标准库单元。一个或多个这些标准单元不利用阱连接单元、衬底连接单元或去耦电容器，这有助于提高布局密度同时降低稳健性。稳健性通过放置去耦电容器420、阱连接单元430和改性阱连接单元440来添加。
在各种实施方案中，改性阱连接单元440使用较早在图1中所示的阱连接单元100和阱连接单元150中的一个的配置和连接。因此，改性阱连接单元440提供如由阱连接单元430所提供的闩锁预防和噪声过滤，并且附加地提供如由去耦电容器420所提供的信号完整性改善，但是对于相同芯片区域是以较低效的方式提供的。然而，IC平面布置图410中使用改性阱连接单元440的区(或分区)节省了面积，因为这些分区不使用阱连接单元430和单独的去耦电容器420两者。所节省的面积可用于IC平面布置图410中的添加功能或更有效的信号布线。
在一个实施方案中，阱连接单元430在阱中使用高掺杂剂区，但是它们不包括晶体管栅极条或不保持现有晶体管栅极条为浮空。去耦电容器420为两个金属层，其中在它们之间有绝缘层
并且从一个金属层到电源有连接和从另一个金属层到接地基准部有连接。在各种实施方案中，放置和布线工具使用具有设计规则检查器的算法确定在IC平面布置图410中何处放置去耦电容器420、阱连接单元430和改性阱连接单元440中的每一者。
对于信号完整性问题的概率高于高阈值的分区，算法可选择去耦电容器420以放置。对于信号完整性的信号完整性问题的概率低于高阈值而高于低阈值的区，算法可选择改性阱连接单元440以放置，因为获得了信号完整性以及闩锁预防两者。对于信号完整性的信号完整性问题的概率低于低阈值和晶体管闩锁的概率在给定阈值以上的分区，算法可选择阱连接单元430以放置。
在一些实施方案中，算法以反复的方式使用。当确定IC平面布置图410中的区使用改性阱连接单元440时，节省了面积，这可在IC平面布置图410中产生空分区450。如前所述，空分区450可用于IC平面布置图410中的添加功能或更有效的信号布线。
现在转到图5，示出了布局500的另一个实施方案的一般化框图。如图所示，布局500包括集成电路(IC)平面布置图510，该IC平面布置图限定IC的高度尺寸和宽度尺寸。此外，示出了阱连接单元520和550的布局的俯视图。阱连接单元520和550跨IC平面510放置。如图所示，阱连接单元520中的晶体管栅极条540的长度(其被指示为“L1”)比阱连接单元550中的晶体管栅极条570的长度(其被指示为“L2”)更小。
如前所述，集成电路包括多个部件，每个部件能够处理和/或存储数据。为了易于说明，未示出提供以上部件的功能的接口、接合焊盘和实例化块。连接单元跨IC平面510放置，以预防晶体管闩锁并且过滤噪声。去耦电容器跨IC平面510放置，以改善信号完整性。而且如前所述，改性阱连接单元提供如由阱连接单元所提供的闩锁预防和噪声过滤，并且附加地提供如由去耦电容器所提供的信号完整性改善，但是对于相同芯片区域是以较低效的方式提供的。然而，使用改性阱连接单元的区节省了面积，因为这些区不使用阱连接单元和单独的去耦电容器两者。所节省的面积可用于IC平面布置图510中的添加功能或更有效的信号布线。
在一些实施方案中，阱连接单元520和550可用作改性阱连接单元以用于提供闩锁预防、噪声过滤和附加地信号完整性改善。如图所示，阱连接单元520和550的布局的俯视图分别包括氧化物扩散530和560。氧化物扩散530和560限定用于n阱中的n型区(N+)和p阱中的p型区(P+)的区域。晶体管栅极条540和570类似于较早所述的晶体管栅极条。晶体管栅极条540和570的相应长度L1和L2用于平衡抗闩锁能力与信号完整性之间的折衷。例如，对于相同布局区域，较小的长度L1产生较小的耗尽区、在阱中较大的n型或p型区、以及较小电阻的阱连接。相比之下，较大的长度L2产生较大的耗尽区、在阱中较小的n型或p型区、以及较大电阻的阱连接。因此，选择阱连接单元520以用于抗闩锁能力和噪声过滤以及较小的信号完整性改善，而选择阱连接单元550以用于信号完整性改善以及较小的抗闩锁能力。
设计器可选择用于限定被认为对晶体管闩锁有风险的特定区的各种因素。因素的示例包括至少输入/输出电路、使用具有多个电源的上电序列的电路、具有相对长的信号线长度的电路等。对于IC平面510中由考虑到晶体管闩锁的情形的设计器或放置和布线工具所识别的区，可选择阱连接单元520，并且还决定晶体管栅极条540是否连接到功率轨或保持浮空。例如，如果需要很少或不需要信号完整性改善，则不需要去耦电容器特性，并且晶体管栅极条540可保持浮空。然而，如果需要一些信号完整性改善，则需要去耦电容器特性，并且当阱连接单元520使用p阱时晶体管栅极条540可连接到接地基准部，而当阱连接单元520使用n阱时晶体管栅极条540可连接到电源。
设计器可选择用于限定被认为对信号完整性问题有风险的特定区的各种因素。因素的示例包括至少相对宽的总线、相对长的信号线长度、电磁干扰、相对高的操作频率等。对于IC平面510中由考虑到晶体管闩锁的情形的设计器或放置和布线工具所识别的区，可选择阱连接单元550，并且还决定晶体管栅极条570是否连接到功率轨或保持浮空。例如，当条570连接到功率轨时，由晶体管栅极条270提供的电容增加。当阱连接单元550使用p阱时，晶体管栅极条570可连接到接地基准部，而当阱连接单元550使用n阱时，晶体管栅极条570可连接到电源。
参见图6，示出了阱连接单元600和阱连接单元650中的每一个的剖视图的一个实施方案的一般化框图。较早所述的材料和区的编号相同。如图所示，阱连接单元600包括晶体管栅极条110下的注入物610和晶体管栅极条112下的注入物620。表面扩散、离子注入和各种其他制造步骤可用于将注入物610和620添加到p阱130。如果对注入物610和620使用p型掺杂剂，则连接单元特性增加，诸如将载流子从p阱130收集到p型区120、122和124中。然而，去耦电容器特性降低了，诸如在电源与接地基准部之间实现的电容量。
如果对注入物610和620使用n型掺杂剂，则去耦电容器特性增加了，诸如在电源与接地基准部之间实现的电容量。然而，连接单元特性降低，诸如将载流子从p阱130收集到p型区120、122和124中。阱连接单元650实现以上所述的类似结果。如果对注入物630和640使用n型掺杂剂，则连接单元特性随去耦电容器特性降低而增加。相比之下，如果对注入物630和640使用p型掺杂剂，则去耦电容器特性随连接单元特性降低而增加。
除了添加注入物以调节连接单元特性与去耦电容器特性之间的折衷之外，晶体管栅极功函数改变了。功函数对应于从材料中移除电子所需的能量的最小量。材料的功函数为材料的真空能量水平与费米能量水平之间的差值。用n沟道形成的晶体管和使用钼(Mo)的栅极材料，例如具有接近5电子伏特(eV)的功函数。晶体管阈值电压的晶体管栅极功函数依赖性是相对线性的关系。例如，n沟道(n型)Finfet的阈值电压随晶体管栅极功函数增加而增加。同样，随功函数增加，从晶体管栅极材料中移除电子所需的能量的量增加，因此沟道较不n型，直到晶体管栅极电压超过较高的阈值。相比之下，随p沟道(p型)Finfet的晶体管栅极功函数增加，沟道较不n型，这允许阈值电压为较小的负值。因此，阈值电压降低。
在一些实施方案中，阱连接单元600中的晶体管栅极条110和112以及阱连接单元650中的晶体管栅极条160和162的功函数改变。例如，如果晶体管栅极条110和112的功函数增大，则效应类似于对注入物610和620使用p型掺杂剂，并且连接单元特性增加。然而，如果晶体管栅极条110和112的功函数减小，则效应类似于对注入物610和620使用n型掺杂剂，并且去耦电容器特性增大。阱连接单元650实现以上所述的类似结果。如果晶体管栅极条160和162的功函数增加，则效应类似于对注入物630和640使用p型掺杂剂，并且去耦电容器特性增大。然而，如果晶体管栅极条160和162的功函数减小，则效应类似于对注入物630和640使用n型掺杂剂，并且连接单元特性增加。在一些实施方案中，执行添加注入物和调节功函数的组合以调节阱连接单元600和650中的一个或多个的连接单元特性和去耦电容器特性。
参见图7，示出了阱连接单元700和阱连接单元760中的每一个的剖视图的一个实施方案的一般化框图。阱连接单元700和760中的每一个包括如前所述的晶体管栅极条702和p型区704。此外，阱连接单元700和760中的每一个包括注入物以调节连接单元特性和去耦电容器特性。如图所示，阱连接单元700包括彼此相邻邻接的两个阱连接，每个阱连接具有不同类型的注入物。如图所示，阱连接单元700包括A型注入物720和A型注入物722，并且附加地包括B型注入物730和B型注入物732。尽管示出了两种不同类型的注入物，但是在其他实施方案中，使用另一数量的不同注入物。
在一些实施方案中，A型注入物720和A型注入物722中的每一个用于增加连接单元特性，同时降低去耦电容器特性。例如，如前针对图7中的阱连接单元700所述，在p阱中使用p型掺杂剂以增加连接单元特性(或对相同量的芯片区域增加连接单元效率)，这包括将载流子从p阱710收集到p型区704中。此外，在一些实施方案中，B型注入物730和B型注入物732中的每一个用于增加去耦电容器特性，同时降低邻接的阱连接单元的连接单元特性。例如，如前所述，在p阱中使用n型掺杂剂以增加去耦电容器特性(或对相同量的芯片区域增加去耦电容器效率)。在其他实施方案中，改变注入物720-732的掺杂以逆转特性。因此，对特性的调节可使用邻接的阱连接单元在相同结构内进行，以微调区内或区的邻接边缘处的特性。
在图示实施方案中，阱连接单元760包括相同晶体管栅极条704下的A型注入物770和B型注入物780中的每一个。此外，阱连接单元760包括相同晶体管栅极条下的A型注入物772和B型注入物782中的每一个。在一些实施方案中，A型注入物770和A型注入物772中的每一个用于调节阱连接单元760的去耦电容器特性，而B型注入物780和B型注入物782中的每一个用于调节阱连接单元760的连接单元特性。
B型注入物780和B型注入物782中的每一个放置在p阱760中的A型注入物770和A型注入物772中的每一个下面。因此，对相同晶体管栅极条704下的A型注入物770和B型注入物780中的每一个以及对相同晶体管栅极条704下的A型注入物772和B型注入物782中的每一个使用不同的掺杂深度。尽管未示出使用n阱的阱连接单元的变型，但是在其他实施方案中，具有n阱的阱连接单元使用针对阱连接单元700和760所显示的技术放置在平面布置图布局中。例如，具有n阱和注入物的阱连接单元可用作邻接的阱连接单元和/或与晶体管栅极条下的多个注入物一起使用。类似于对阱连接单元600和650的调节，在一些实施方案中，执行添加注入物和调节功函数的组合以调节阱连接单元700和760中的一个或多个的连接单元特性和去耦电容器特性。
现在参见图8，示出了用于有效地改变平面布置图分区的连接单元特性和去耦特性两者的方法800的一个实施方案的一般化流程图。为了论述的目的，这一实施方案中的步骤以顺序次序示出(对图14同样)。然而，在其他实施方案中，一些步骤可以与所示次序不同的次序发生，一些步骤可同时实行，一些步骤可与其他步骤组合，并且一些步骤可不存在。
用于集成电路的平面布置图包括多个分区。设计工具内的设计器和/或算法确定引起晶体管闩锁和差信号完整性的各种因素中的哪一种被选择并且用于识别易受晶体管闩锁影响并且易受相对差的信号完整性影响的分区。在一些实施方案中，使用公式计算值与一个或多个阈值比较以识别易受影响的分区。
在平面布置图中识别具有相对高的晶体管闩锁的概率的分区(框802)。对于每个所识别的分区，如果概率高于阈值(条件块804的“是”分支)，则选择提供抗闩锁能力的阱连接单元以放置在分区中(框806)。在各种实施方案中，这些阱连接单元在阱中具有许多高掺杂剂区，并且在阱的顶部具有许多晶体管栅极条，以满足在集成电路中制造Finfet的设计规则。每个晶体管栅极条放置在两个高掺杂剂区之间。在一些实施方案中，晶体管栅极条保持浮空。
对于每个所识别的分区，如果概率不高于阈值(条件块804的“否”分支)，则选择提供抗闩锁能力以及信号完整性改善的改性阱连接单元以放置在分区中(框808)。在一些实施方案中，改性阱连接单元具有连接到一个功率轨而不是保持浮空的多个晶体管栅极条。晶体管栅极条的长度也可缩短，以增加对晶体管闩锁的防止，同时仍在晶体管栅极条下面的功率轨之间提供电容。在其他实施方案中，一个或多个注入层在晶体管栅极条下面形成，以调节对晶体管闩锁的防止量，同时仍在晶体管栅极条下面的功率轨之间提供电容。注入层的掺杂可如前在图6和图7中的每一个中所述来执行。
在平面布置图中识别具有较高的信号完整性的概率的分区(框810)。对于每个所识别的分区，如果概率高于阈值(条件块812的“是”分支)，则选择改善信号完整性的去耦电容器以放置在分区中(框814)。否则，如果概率不高于阈值(条件块812的“否”分支)，则选择
改善信号完整性以及抗闩锁能力的改性阱连接单元以放置在分区中(框816)。
在一些实施方案中，改性阱连接单元具有连接到一个功率轨而不是保持浮空的多个晶体管栅极条。晶体管栅极条的长度也可增加，以增加晶体管栅极条下面的功率轨之间的电容。在其他实施方案中，一个或多个有源高掺杂剂区用与相邻区相反的极性掺杂被替代，这增加了晶体管栅极条下面的功率轨之间在较高操作频率下的电容。在其他实施方案中，一个或多个注入层在晶体管栅极条下面形成，以调节晶体管栅极条下面的电容量，同时仍提供对晶体管闩锁的防止。注入层的掺杂可如前在图6和图7中的每个图中所述来执行。
参见图9，示出了保护电路900和用于保护电路的布局960的俯视图的一个实施方案的一般化框图。在图示实施方案中，输出缓冲器910包括缓冲器912诸如一个或多个串联的反相器，以及通过一个或多个nfet诸如nfet914连接到输入/输出(I/O)引脚的nfet 916。I/O管脚还连接到静电放电(ESD)晶体管920。在图示实施方案中，ESD晶体管920以接地栅极的配置连接，以用于对故障安全拓扑的ESD保护。如图所示，ESD晶体管920的漏极端子连接到I/O管脚，而源极端子连接到nfet 916的源极端子。ESD晶体管920的栅极端子连接到标记为“VSS”的接地基准部。
在各种实施方案中，ESD晶体管920明显大于在缓冲器912以及nfets914和916中使用的设备。ESD晶体管920的尺寸可取决于当在ESD事件期间传导时流过ESD晶体管920所需的电流的估计量。在一些实施方案中，ESD晶体管920为nfet。除了相当大量的静电泄漏电流可耗尽移动设备的电池之外，相当大尺寸的ESD晶体管920消耗相当大量的芯片区域。此外，相当大的ESD晶体管920的寄生分量降低了开关能力，并且因此降低了在I/O信号上的性能。
布局960是用于ESD晶体管920的半导体布局的一个示例的俯视图。如图所示，源极和漏极扩散接触件966在晶体管栅极条962的任一侧上。在一些实施方案中，源极和漏极扩散接触件966为向区提供相对低电阻的接触件的沟槽硅化物接触件。如前所述，晶体管栅极条962包括多晶硅、氮化钛(TiN)或其他材料中的一种。源极和漏极扩散接触件966中的每一个在氧化物扩散(OD)960的顶部形成。OD 960为限定用于n阱中的n型区(N+)和p阱中的p型区(P+)的区域的n型扩散或p型扩散。在各种实施方案中，ESD晶体管920为非平面的晶体管，诸如鳍式场效应晶体管(Finset)。硅Fin 964在其他材料960、962和966中的每一个上形成。
如图所示，ESD晶体管920具有连接到接地基准部的栅极端子和源极端子中的每一个。因此，ESD晶体管920不导通，但是ESD晶体管920仍传导电流，诸如在ESD事件期间。在ESD事件期间，ESD晶体管920内的寄生双极NPN晶体管导通并且传导电流以从无意的电压尖峰中移除过量的电荷。调节ESD晶体管920内的寄生双极NPN晶体管的特性允许ESD晶体管920传导相当大量的电流，其中降低性能的面积成本和寄生效应较小。接下来提供更多细节。
现在转到图10，示出了用于保护电路的布局1000的俯视图的一个实施方案的一般化框图。较早所述的材料和掺杂剂的编号与布局1000相同。在各种实施方案中，布局1000是用于n型ESD晶体管的布局的俯视图。漏极端子连接到两个内部接触件966，而源极端子连接到四个外部接触件966。两个栅极端子彼此连接。形成三个虚拟(dummy)晶体管栅极条以满足利用鳍式场效应晶体管(Finfet)制造集成电路的密度规则。在各种实施方案中，虚拟晶体管栅极条保持浮空。
在图示实施方案中，n型阱1002放置在四个源极接触件中的两个外部接触件下面。通常，n型阱用于为p型区创建用于构建p型晶体管的环境。然而，此处，对n型晶体管使用n型阱1002。对仍使用n型扩散区的漏极端子不使用n型阱1002。如图所示，仅对部分源极端子使用n型阱1002。
如前所述，寄生双极NPN晶体管存在于n型ESD晶体管内。寄生双极NPN晶体管的发射极端子在ESD晶体管的源极端子处。在n型阱1002在ESD晶体管的源极端子处的情况下，本征双极NPN晶体管的发射极端子的尺寸明显增大并且其能够传导更多电流。
参照图11-图12，示出了用于保护电路的布局1100和布局1200的俯视图的其他实施方案的一般化框图。较早所述的材料和掺杂剂的编号相同。如前所述，放置在n型ESD晶体管的源极端子处的n阱增加ESD晶体管内的本征双极NPN晶体管的发射极端子的尺寸。电流传导的增加量可基于n阱相对于ESD晶体管的其他部件的形成位置而变化。如前所述，在一个实施方案中，n阱放置在ESD晶体管中使用的四个源极接触件中的两个外部源极接触件下面。如在布局1100中所示，n阱1002放置在ESD晶体管中使用的四个源极接触件中的内部两个源极接触件下。如在布局1200中所示，n阱1002放置在ESD晶体管中使用的四个源极接触件中的每一个下。在ESD事件期间的传导电流量可取决于除了诸如图10-图12中所示的拓扑之外所用的制造工艺。
参见图13，示出了用于保护电路的布局1300的俯视图的另一个实施方案的一般化框图。较早所述的材料和掺杂剂的编号相同。如图所示，每个先前浮空的虚拟晶体管栅极条现在连接到标记为“VDD”的电源。这些连接增加用于n型ESD晶体管的功率轨之间的去耦电容。此外，在一些实施方案中，虚拟晶体管栅极条的长度增加以进一步增大去耦电容。所添加的去耦电容不会减少在ESD事件期间传导的电流量。
现在参见图14，示出了用于有效地改善保护晶体管的电流传导的方法1400的一个实施方案的一般化流程图。在各种实施方案中，保护晶体管为具有连接到I/O信号的漏极端子的n型ESD晶体管，并且栅极端子和源极端子中的每一个连接到接地基准部。确定为保护晶体管形成的多个源极区的数量(框1402)。例如，如前所示，在一个实施方案中可使用四个源极区。选择多个源极区的源极区以在相同掺杂剂类型的阱中形成(框1404)。例如，可选择外部源极区。另选地，可选择内部源极区。在其他示例中，选择所有源极区。
形成用于保护晶体管的多个阱(框1406)。在各种实施方案中，为n型ESD晶体管形成两个n型阱。所选择的源极区在相同掺杂剂阱中形成(框1408)。任何未选择的源极区在相同掺杂剂阱之外形成(框1410)。形成用于保护晶体管的两个栅极(框1412)。例如，两个晶体管栅极条如前所述形成。在两个栅极之间形成至少两个漏极区(框1414)。在一些实施方案中，形成多个虚拟晶体管栅极条以满足制造具有鳍式场效应晶体管(Finfet)的集成电路的密度规则。因此，至少两个漏极区在用于栅极连接的两个其他晶体管栅极条之间的虚拟晶体管栅极条的任一侧上形成。
源极区连接到相同源极端子(框1416)。漏极区连接到相同漏极端子(框1418)。栅极晶体管栅极条连接到相同栅极端子(框1420)。如前所述，漏极端子连接到I/O信号，并且栅极端子和源极端子中的每一个连接到接地基准部。在一些实施方案中，每个虚拟晶体管栅极条连接到电源，而不是保持浮空，以便增大保护晶体管的去耦电容。
在各种实施方案中，软件应用程序的程序指令可用于实施先前所描述的方法和/或机制。程序指令可以高级编程语言(诸如C)来描述硬件的行为。另选地，可使用硬件设计语言(HDL)，诸如Verilog。程序指令可存储在非暂态计算机可读存储介质上。许多类型的存储介质是可用的。在使用期间可由计算机访问存储介质，以将程序指令和附带数据提供给计算机用于程序执行。在一些实施方案中，合成工具读取程序指令，以便产生包括来自合成库的门列表的网表。
应当强调的是，上述实施方案仅是具体实施的非限制性示例。一旦充分了解了上面的公开，许多变型和修改对于本领域的技术人员而言将变得显而易见。本公开旨在使以下权利要求书被阐释为包含所有此类变型和修改。

Claims (20)

1.一种集成电路，所述集成电路包括：
多个分区；
多个阱连接单元，每个阱连接单元具有位于阱中的多个高掺杂剂区以及位于所述阱的顶部上的多个晶体管栅极条，其中每个晶体管栅极条位于两个高掺杂剂区之间；
在所述多个分区中的第一分区中：
所述多个阱连接单元中的一个或多个第一阱连接单元，每个第一阱连接单元具有p型阱以及连接到电源的多个晶体管栅极条；以及
所述多个阱连接单元中的一个或多个第二阱连接单元，每个第二阱连接单元具有n型阱以及连接到接地基准部的多个晶体管栅极条。
2.根据权利要求1所述的集成电路，其中所述一个或多个第二阱连接单元中的所述多个高掺杂剂区连接到接地基准部，并且所述一个或多个第二阱连接单元中的所述多个晶体管栅极条连接到电源。
3.根据权利要求1所述的集成电路，还包括：在所述多个分区中的被指示为具有高于第二阈值的晶体管闩锁概率的第二分区中：所述多个阱连接单元中的一个或多个第三阱连接单元，每个第三阱连接单元的多个晶体管栅极条中的每个晶体管栅极条的长度小于所述第一分区中的所述多个晶体管栅极条中的每个晶体管栅极条的长度。
4.根据权利要求1所述的集成电路，其中所述第一分区中的所述第一阱连接单元和所述第二阱连接单元中的每一者还包括位于所述多个晶体管栅极条中的每个晶体管栅极条下面的第一注入层，每个第一注入层具有与用于所述阱的掺杂剂类型相同的掺杂剂类型。
5.根据权利要求4所述的集成电路，其中所述第二分区中的所述第三阱连接单元中的每个第三阱连接单元还包括位于所述多个晶体管栅极条中的每个晶体管栅极条下面的第二注入层，每个第二注入层具有与用于所述阱的掺杂剂类型不同的掺杂剂类型。
6.根据权利要求5所述的集成电路，其中所述第二分区中的所述第三阱连接单元中的每个第三阱连接单元还包括位于所述第二注入层中的每个第二注入层下面的第三注入层，每个第三注入层具有与用于所述阱的掺杂剂类型相同的掺杂剂类型。
7.根据权利要求3所述的集成电路，其中对于所述一个或多个第一阱连接单元和第二阱连接单元中的至少一者，所述多个高掺杂剂区中的一个或多个高掺杂剂区具有与所述阱相同的掺杂极性，并且所述多个高掺杂剂区中的一个或多个高掺杂剂区具有与所述阱不同的掺杂极性。
8.根据权利要求1所述的集成电路，还包括静电放电(ESD)晶体管，所述静电放电晶体管包括：
两个栅极晶体管栅极条，所述两个栅极晶体管栅极条连接到相同栅极端子；
两个漏极区，所述两个漏极区位于所述两个栅极晶体管栅极条之间，其中所述两个漏极区通过接触件连接到相同漏极端子；
多个源极区，每个源极区通过接触件连接到相同源极端子；并且
其中至少一个源极区形成在具有与所述至少一个源极区相同的掺杂极性的阱中。
9.根据权利要求8所述的集成电路，其中所述ESD晶体管还包括多个虚拟晶体管栅极条，每个虚拟晶体管栅极条连接到电源。
10.一种方法，所述方法包括：
跨集成电路中的多个分区创建多个阱连接单元，每个阱连接单元具有位于阱中的多个高掺杂剂区以及位于所述阱的顶部上的多个晶体管栅极条，其中每个晶体管栅极条位于两个高掺杂剂区之间；
对于所述多个分区中的第一分区：
选择所述多个阱连接单元中的一个或多个第一阱连接单元，每个第一阱连接单元具有p型阱以及连接到电源的多个晶体管栅极条；
选择所述多个阱连接单元中的一个或多个第二阱连接单元，每个第二阱连接单元具有n型阱以及连接到接地基准部的多个晶体管栅极条；以及
将所选择的一个或多个第一阱连接单元和所选择的一个或多个第二阱连接单元放置在所述第一分区中。
11.根据权利要求10所述的方法，还包括：
将所述一个或多个第二阱连接单元中的所述多个高掺杂剂区连接到接地基准部；以及
将所述一个或多个第二阱连接单元中的所述多个晶体管栅极条连接到电源。
12.根据权利要求10所述的方法，还包括：
选择所述多个阱连接单元中的一个或多个第三阱连接单元，每个第三阱连接单元的多个晶体管栅极条中的每个晶体管栅极条的长度小于所述第一分区中的所述多个晶体管栅极条中的每个晶体管栅极条的长度；以及
将所述一个或多个第三阱连接单元放置在所述多个分区中的第二分区中，所述第二分区被指示为具有高于第二阈值的晶体管闩锁概率。
13.根据权利要求10所述的方法，还包括在所选择的所述一个或多个第一阱连接单元和所述一个或多个第二阱连接单元的所述多个晶体管栅极条中的每个晶体管栅极条下面形成第一注入层，每个第一注入层的掺杂剂类型与用于所述阱的掺杂剂类型相同。
14.根据权利要求10所述的方法，还包括在平面布置图中创建静电放电(ESD)晶体管，所述ESD晶体管包括：
两个栅极晶体管栅极条，所述两个栅极晶体管栅极条连接到相同栅极端子；
两个漏极区，所述两个漏极区位于所述两个栅极晶体管栅极条之间，其中所述两个漏极区通过接触件连接到相同漏极端子；
多个源极区，每个源极区通过接触件连接到相同源极端子；并且
其中至少一个源极区形成在具有与所述至少一个源极区相同的掺杂极性的阱中。
15.一种存储多个指令的非暂态计算机可读存储介质，所述多个指令当被执行时生成集成电路，所述集成电路包括：
多个阱连接单元，每个阱连接单元具有位于阱中的多个高掺杂剂区以及位于所述阱的顶部上的多个晶体管栅极条，每个晶体管栅极条位于两个高掺杂剂区之间；
在多个分区的第一分区中：
所述多个阱连接单元中的一个或多个第一阱连接单元，每个第一阱连接单元具有p型阱以及连接到电源的多个晶体管栅极条；以及
所述多个阱连接单元中的一个或多个第二阱连接单元，每个第二阱连接单元具有n型阱以及连接到接地基准部的多个晶体管栅极条。
16.根据权利要求15所述的非暂态计算机可读存储介质，其中所述一个或多个第二阱连接单元中的所述多个高掺杂剂区连接到接地基准部，并且所述一个或多个第二阱连接单元中的所述多个晶体管栅极条连接到电源。
17.根据权利要求15所述的非暂态计算机可读存储介质，其中所述集成电路还包括：在所述多个分区中的被指示为具有高于第二阈值的晶体管闩锁概率的第二分区中，所述多个阱连接单元中的一个或多个第三阱连接单元，每个第三阱连接单元的多个晶体管栅极条中的每个晶体管栅极条的长度小于所述第一分区中的所述多个晶体管栅极条中的每个晶体管栅极条的长度。
18.根据权利要求15所述的非暂态计算机可读存储介质，其中所述第一分区中的所述第一阱连接单元和所述第二阱连接单元中的每一者还包括位于所述多个晶体管栅极条中的每个晶体管栅极条下面的第一注入层，每个第一注入层的掺杂剂类型与用于所述阱的掺杂剂类型相同，并且其中所述多个晶体管栅极条中的每个晶体管栅极条具有低于n掺杂剂类型的第三阈值的功函数以及高于p掺杂剂类型的阈值的功函数。
19.根据权利要求15所述的非暂态计算机可读存储介质，其中所述集成电路还包括静电放电(ESD)晶体管，所述静电放电晶体管包括：
两个栅极晶体管栅极条，所述两个栅极晶体管栅极条连接到相同栅极端子；
两个漏极区，所述两个漏极区位于所述两个栅极晶体管栅极条之间，其中所述两个漏极区通过接触件连接到相同漏极端子；
多个源极区，每个源极区通过接触件连接到相同源极端子；以及
其中至少一个源极区形成在具有与所述至少一个源极区相同的掺杂极性的阱中。
20.根据权利要求19所述的非暂态计算机可读存储介质，其中所述ESD晶体管还包括多个虚拟晶体管栅极条，每个虚拟晶体管栅极条连接到电源。
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