KR20210064418A - Finfet 기술의 반도체 레이아웃 - Google Patents

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Abstract

집적 회로 내에 셀들을 배치하기 위한 시스템들, 장치들, 및 방법들이 설명된다. 다양한 실시예들에서, 집적 회로는 많은 파티션들로 분할된다. 트랜지스터 래치업에 민감한 제1 세트의 파티션들에서, 많은 트랜지스터 게이트 스트라이프들은 플로팅 상태로 남겨지기 보다는 전력 레일들 중 하나에 연결된다. 트랜지스터 게이트 스트라이프들의 길이들은 제1 파티션 내의 웰 탭 셀들에 대해 짧아지지만, 열악한 신호 무결성에 민감한 제2 파티션에서는 증가된다. 트랜지스터 래치업에 대한 보호 및 열악한 신호 무결성의 양을 조정하기 위해, 제1 및 제2 파티션들 각각에서 트랜지스터 게이트 스트라이프들 아래에 하나 이상의 주입 층들이 형성된다. 정전기 방전 트랜지스터는, 다수의 소스 영역들 중 적어도 하나의 소스 영역과 동일한 도핑 극성을 갖는 웰 내에 형성된 적어도 하나의 소스 영역과 함께 포함된다.

Description

Finfet 기술의 반도체 레이아웃{SEMICONDUCTOR LAYOUT IN FINFET TECHNOLOGIES}
본 명세서에 설명된 실시예들은 집적 회로의 분야에 관한 것으로, 보다 상세하게는, 집적 회로에서 신뢰성을 증가시키기 위해 플로어플랜(floorplan)에서 셀들을 효율적으로 레이아웃(laying out)하는 것에 관한 것이다.
일반적으로 말해서, 집적 회로는 다양한 컴포넌트들을 포함한다. 컴포넌트들의 예들은 프로세싱 유닛, 메모리, 인터페이스 유닛, 하나 이상의 기능 유닛들 - 각각은 특정 목적을 위한 것임 -, 본딩 패드들, 본딩 패드들과 다른 컴포넌트들 사이에서 신호들을 구동하기 위한 드라이버들, 전원 및 접지 기준에 대한 값들을 선택 및 구동하기 위한 회로부 등을 포함한다. 다양한 유형의 컴포넌트들은 집적 회로에 사용되는 다이 또는 패키지 면적의 파티셔닝(partitioning)의 그래픽 표현 내에 배치된, 직사각형들과 같은 형상들에 의해 표현된다. 이러한 그래픽 표현은 플로어플랜으로 지칭된다.
플로어플랜 내에서 배치된 직사각형들은 높이 및 폭과 같은 기하학적 치수들을 갖는다. 이들 치수는 플로어플랜을 위해 설정된 치수들 내에서 모든 컴포넌트들을 배치하기 위해 제한들을 갖는다. 모든 컴포넌트들의 배치에 의해 플로어플랜 내에서 소비되는 면적에 더하여, 본딩 패드들에 연결된 전력 라인들 및 신호들의 라우팅 - 이들 라인에 사용된 간격 및 차폐와 함께 - 에 의해 면적이 추가적으로 소비된다. 추가로, 플로어플랜 내의 면적은 트랜지스터 래치업(transistor latch-up)을 방지하기 위해 사용된 탭 셀들과 같은 컴포넌트들에 의해 소비되고, 면적은 신호 무결성을 개선하기 위해 사용된 디커플링 커패시터들과 같은 컴포넌트들에 의해 소비된다. 또한 추가로, 플로어플랜 내의 면적은 입력/출력(I/O) 신호들 근처의 정전기 방전에 대해 보호하기 위해 셀들에 의해 소비된다. 플로어플랜의 치수를 확장하지 않으면, 컴포넌트들에 사용되는 면적은 감소된다. 따라서, 집적 회로의 이용가능한 성능이 또한 감소된다.
상기의 관점에서, 집적 회로에서 신뢰성을 증가시키기 위해 플로어플랜에서 셀들을 레이아웃하기 위한 방법들 및 메커니즘들이 요구된다.
집적 회로에서 신뢰성을 증가시키기 위해 플로어플랜에서 셀들을 레이아웃하기 위한 시스템들 및 방법들이 고려된다. 다양한 실시예들에서, 집적 회로에 대한 플로어플랜 레이아웃은 많은 영역들을 포함한다. 설계자 및/또는 설계 툴은 트랜지스터 래치업에 민감한(susceptible) 다수의 영역들 중 제1 세트의 영역들을 결정한다. 또한, 설계자 및/또는 설계 툴은 비교적 열악한 신호 무결성에 민감한 다수의 영역들 중 제2 세트의 영역들을 결정한다. 트랜지스터 래치업에 민감한 제1 세트의 영역들에서, 래치업 면역을 제공하는 웰 탭 셀(well tap cell)들이 이들 영역 내에 배치된다. 이들 웰 탭 셀은, 집적 회로에서 핀 전계 효과 트랜지스터(FinFET 또는 단지 Finfet)들의 제조를 위한 설계 규칙들을 만족시키기 위해, 웰(well) 내의 많은 고-도펀트 영역(high-dopant region)들 및 웰의 상부의 많은 트랜지스터 게이트 스트라이프들을 갖는다. 트랜지스터 게이트 스트라이프들 각각은 2개의 고-도펀트 영역들 사이에 배치된다. 일부 실시예들에서, 트랜지스터 게이트 스트라이프들은 플로팅 상태로 남겨진다.
일부 실시예들에서, 트랜지스터 래치업에 민감한 제1 영역 내의 웰 탭 셀들은, 트랜지스터 래치업에 대한 더 많은 보호를 제공하기 위해 트랜지스터 게이트 스트라이프들의 길이들이 짧아진다. 비교적 열악한 신호 무결성에 민감한 제2 영역에서, 웰 탭 셀들은 트랜지스터 게이트 스트라이프들 아래의 전력 레일들 사이에 더 많은 커패시턴스를 제공하기 위해 트랜지스터 게이트 스트라이프들의 길이들이 증가된다. 다른 실시예들에서, 제1 영역 내의 웰 탭 셀들은 트랜지스터 게이트 스트라이프들 각각 아래에 주입 층을 포함한다.
일부 실시예들에서, 비교적 열악한 신호 무결성에 민감한 제2 영역에서, 웰 탭 셀들은 트랜지스터 게이트 스트라이프들 각각 아래에 주입 층을 포함한다. 주입 층은 웰에 사용된 도펀트 유형과는 상이한 도펀트 유형으로 생성된다. 다른 실시예들에서, 제2 영역 내의 수정된 웰 탭 셀들은 제1 주입 층 아래에 추가의 제2 주입 층을 갖는다. 제2 주입 층은 웰에 사용된 도펀트 유형과 동일한 도펀트 유형으로 생성된다.
또한, 일부 실시예들에서, 집적 회로에 대한 플로어플랜 레이아웃은 n형 정전기 방전(electrostatic discharge, ESD) 트랜지스터를 포함한다. ESD 트랜지스터는 동일한 게이트 단자에 연결된 2개의 게이트 트랜지스터 게이트 스트라이프들로 형성된다. 또한, ESD 트랜지스터는 2개의 게이트 트랜지스터 게이트 스트라이프들 사이의 2개의 드레인 영역들을 포함하고, 2개의 드레인 영역들은 접점들을 통해 동일한 드레인 단자에 연결된다. 또한, ESD 트랜지스터는, 각각이 접점을 통해 동일한 소스 단자에 연결되는 다수의 소스 영역들을 포함한다. 다양한 실시예들에서, 적어도 하나의 소스 영역이 적어도 하나의 소스 영역과 동일한 도핑 극성을 갖는 웰 내에 형성된다.
이들 및 다른 실시예들이 다음의 설명 및 도면들을 참조하여 추가로 이해될 것이다.
방법들 및 메커니즘들의 상기 장점 및 추가 장점들은 첨부된 도면과 함께 다음의 설명을 참조로 하여 더욱 잘 이해될 수 있다.
도 1은 웰 탭 셀들의 단면도의 일 실시예의 블록도이다.
도 2는 웰 탭 셀의 단면도의 일 실시예의 블록도이다.
도 3은 웰 탭 셀들의 단면도의 일 실시예의 블록도이다.
도 4는 집적 회로에 대한 레이아웃 플로어플랜의 일 실시예의 블록도이다.
도 5는 집적 회로에 대한 레이아웃 플로어플랜의 일 실시예의 블록도이다.
도 6은 웰 탭 셀들의 단면도의 일 실시예의 블록도이다.
도 7은 웰 탭 셀들의 단면도의 일 실시예의 블록도이다.
도 8은 플로어플랜 파티션들의 탭 셀 특성들 및 디커플링 특성들 둘 모두를 효율적으로 변화시키기 위한 방법의 일 실시예의 흐름도이다.
도 9는 보호 회로의 단면도 및 보호 회로에 대한 레이아웃의 평면도의 일 실시예의 블록도이다.
도 10은 보호 회로에 대한 레이아웃의 평면도의 일 실시예의 블록도이다.
도 11은 보호 회로에 대한 레이아웃의 평면도의 일 실시예의 블록도이다.
도 12는 보호 회로에 대한 레이아웃의 평면도의 일 실시예의 블록도이다.
도 13은 보호 회로에 대한 레이아웃의 평면도의 일 실시예의 블록도이다.
도 14는 플로어플랜 파티션들의 탭 셀 특성들 및 디커플링 특성들 둘 모두를 효율적으로 변화시키기 위한 방법의 일 실시예의 흐름도이다.
본 개시에서 설명되는 실시예들이 다양한 수정들 및 대안적인 형태들을 허용할 수 있지만, 그의 특정 실시예들은 도면들에 예로서 도시되고 본 명세서에서 상세히 설명될 것이다. 그러나, 그에 대한 도면들 및 상세한 설명은 실시예들을 개시된 특정 형태로 제한하는 것으로 의도되는 것이 아니라, 그와는 반대로, 의도는 첨부된 청구범위의 사상 및 범주 내에 속한 모든 수정들, 등가물들 및 대안들을 커버하기 위한 것임을 이해하여야 한다. 본 출원 전반에 걸쳐 사용되는 바와 같이, "~일 수 있다(may)"라는 단어는 의무적인 의미(즉, "~이어야만 한다(must)"를 의미)라기보다 오히려 허용의 의미(즉, "~에 대해 가능성을 갖는다"는 의미)로 사용된다. 유사하게, "포함하다(include, includes)" 및 "포함하는(including)"이라는 단어들은, 포함하지만 그로 제한되지 않음을 의미한다.
다양한 유닛들, 회로들 또는 다른 컴포넌트들이 태스크 또는 태스크들을 수행하도록 "구성되는 것"으로 설명될 수 있다. 그러한 맥락들에서, "~하도록 구성된"은 동작 동안에 태스크 또는 태스크들을 수행하는 "회로부를 갖는"을 일반적으로 의미하는 구조의 광의의 설명이다. 그와 같이, 유닛/회로/컴포넌트는 유닛/회로/컴포넌트가 현재 온(on) 상태가 아닐 시에도 태스크를 수행하도록 구성될 수 있다. 일반적으로, "~하도록 구성된"에 대응하는 구조를 형성하는 회로부는 하드웨어 회로들을 포함할 수 있다. 유사하게, 다양한 유닛들/회로들/컴포넌트들은 설명의 편의상 태스크 또는 태스크들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "~하도록 구성된"이라는 문구를 포함하는 것으로 해석되어야 한다. 하나 이상의 태스크들을 수행하도록 구성된 유닛/회로/컴포넌트를 언급하는 것은 그 유닛/회로/컴포넌트에 대해 35 U.S.C. § 112(f)항을 적용하지 않고자 명확히 의도된다.
아래의 설명에서, 본 개시에 설명된 실시예들의 철저한 이해를 제공하기 위해 다수의 특정 세부사항들이 기재된다. 그러나, 기술분야의 통상의 기술자는 이러한 특정 세부사항들이 없이도 실시예들이 실시될 수 있음을 인지하여야 한다. 일부 예들에서, 잘-알려진 회로들, 구조들, 및 기법들은 예시의 용이함을 위해, 그리고 실시예들의 설명이 모호해지는 것을 피하기 위해 상세히 도시되지 않았다.
트랜지스터 래치업은, 의도하지 않은 단락 회로 경로가 디바이스 동작 동안 생성되고 비교적 많은 양의 전류가 전원과 접지 기준 사이에서 흐를 때 발생하는 조건이다. 트랜지스터 래치업은 전형적으로, 사이리스터로도 알려진 기생 실리콘 제어 정류기(silicon controlled rectifier, SCR)에 의해 야기된다. n형 전계 효과 트랜지스터(nfet)와 p형 FET(pfet) 사이의 실리콘 기판에서, 사이리스터는 디바이스 동작 동안 의도하지 않게 형성될 수 있고 바이폴라 NPN 트랜지스터의 상부에 적층된 바이폴라 PNP 트랜지스터로서 거동한다. 트랜지스터 래치업 이벤트 동안, 기생 바이폴라 트랜지스터들 각각은 다른 하나를, 전원 차단 이벤트까지 전도 포화 동작 영역에서 유지한다. 전압 스파이크, 정전기 방전, 다수의 전원들을 갖는 잘못된 전력-공급(power-up) 시퀀스 등이 래치업 이벤트를 트리거할 수 있다.
일부 설계들에서, 기판 탭 및 웰 탭 각각은 트랜지스터 래치업을 방지함으로써 설계 강건성을 증가시키기 위해 표준 셀들의 라이브러리 내의 표준 셀 내에 배치된다. p형 실리콘 기판의 경우, 일례에서, n형 전계 효과 트랜지스터(nfet)의 소스 및 드레인 영역들 옆에 비교적 고농도로-도핑된 p형 영역이 생성된다. 이러한 비교적 고농도로-도핑된 p형 영역은 기판 탭이다. 기판 탭은 접지 기준에 연결되고 p형 기판 내의 대부분의 캐리어를 수집하며, 이는 벌크 저항을 감소시키고, 따라서 래치업 효과를 감소시킨다.
전술된 바와 유사한 방식으로, p형 기판 내의 n-웰 내의 p형 전계 효과 트랜지스터(pfet)의 소스 및 드레인 영역들 옆에 비교적 고농도로-도핑된 n형 영역이 생성된다. n-웰 내의 이러한 비교적 고농도로-도핑된 n형 영역은 웰 탭이다. 웰 탭은 전원에 연결되고 n형 n-웰 내의 대부분의 캐리어를 수집하며, 이는 웰 저항을 감소시키고, 따라서, 래치업 효과를 감소시킨다. 개별 표준 셀들의 크기가 감소된 다른 예들에서, 웰 탭은 표준 셀 내에 배치되지 않고, 집적 회로의 다이를 가로질러 특정 영역들 내에 배치된다. 이하의 논의에서, 트랜지스터 래치업을 방지하고, 추가적으로 노이즈를 필터링하고 또한 신호 무결성을 유지할 수 있는 수정된 웰 탭 셀들이 설명된다.
이제 도 1을 참조하면, 웰 탭 셀(100) 및 웰 탭 셀(150) 각각의 단면도의 일 실시예의 일반화된 블록도가 도시된다. 도시된 실시예에서, 웰 탭 셀(100)은 p-웰(130) 내에 p형 영역들(120, 122, 124)의 어레이를 포함한다. 또한, 다수의 트랜지스터 게이트 스트라이프들(110, 112)이 영역들(120, 122, 124) 사이의 p-웰(130)의 상부에 배치된다. 도시된 바와 같이, 트랜지스터 게이트 스트라이프(110)는 p형 영역(120)과 p형 영역(122) 사이에 배치된다. 추가적으로, 트랜지스터 게이트 스트라이프(112)는 p형 영역(122)과 p형 영역(124) 사이에 배치된다. 유사한 방식으로, 웰 탭 셀(150)은 n-웰(180) 내의 n형 영역들(170, 172, 174)의 어레이를 포함하며, 이때 트랜지스터 게이트 스트라이프들(160, 162)이 영역들(170, 172, 174) 사이의 n-웰(180)의 상부에 배치된다. 도시된 실시예에서 3개의 영역들 및 2개의 트랜지스터 게이트 스트라이프들이 p-웰(130) 및 n-웰(180) 각각에 도시되어 있지만, 임의의 개수의 영역들 및 트랜지스터 게이트 스트라이프들이 다른 실시예들에서 사용될 수 있다.
다양한 실시예들에서, 트랜지스터 게이트 스트라이프들(110, 112) 각각은 다수의 층들을 포함한다. 예를 들어, 일 실시예에서, 실리콘 이산화물과 같은 산화물 층이 p-웰(130)의 상부에 배치된다. 추가적으로, 일부 실시예들에서, 실리콘 질화물 층이 산화물 층의 상부에 형성되어 절연 층을 완성한다. 다음으로, 게이트 재료가 절연 층의 상부에 배치된다. 트랜지스터 게이트 재료는 폴리실리콘, 티타늄 질화물(TiN) 또는 다른 재료 중 하나를 포함한다. 트랜지스터 게이트 스트라이프들(160, 162) 각각은 유사한 방식으로 형성된다.
다양한 실시예들에서, 웰 탭 셀(100) 및 웰 탭 셀(150) 각각은 트랜지스터 래치업 및 필터 노이즈를 방지하기 위해 집적 회로의 다이를 가로질러 배치된 많은 셀들 중 하나의 셀의 예이다. 웰 탭 셀(100)은 n형 실리콘 기판(도시되지 않음)에 사용될 수 있고, 웰 탭 셀(150)은 p형 실리콘 기판(도시되지 않음)에 사용될 수 있다. 다양한 실시예들에서, p-웰(130) 및 p형 영역들(120, 122, 124) 각각은 반도체 제조 공정 동안 도핑 단계에 의해 형성된다. 도핑 단계는 실리콘의 전기적 특성들을 변화시키기 위해 실리콘의 층들에 불순물을 추가하며, 이러한 전기적 특성들은 첨가된 도펀트의 유형에 기초하여 더 전기 전도성이거나 덜 전기 전도성이게 된다. 도핑 단계 동안 도펀트를 실리콘에 첨가하기 위해 표면 확산, 이온 주입 및 다양한 다른 제조 단계들이 사용될 수 있다.
붕소 원자와 같은 억셉터 원자를 포함하는 p형 도펀트가 n형 실리콘 기판(도시되지 않음)에 첨가될 때, 도펀트를 수용하는 실리콘 층들 내의 대부분의 캐리어는 홀이고, 실리콘은 억셉터 원자를 갖는 영역에서 더 p형으로 된다. 일례에서, p-웰(130)은 그러한 공정 단계에 의해 생성된다. 유사한 방식으로, 더 높은 농도의 p형 도펀트가 p형 영역들(120, 122, 124)에 첨가된다. 따라서, p형 영역들(120, 122, 124) 각각은 p-웰(130)보다 더 p형이며, 도시된 실시예에서 "+"는 p형 도펀트에 의한 더 높은 도핑을 나타낸다. 유사한 방식으로, n형 영역들(170, 172, 174) 각각은 n-웰(180)보다 더 n형이며, 도시된 실시예에서 "+"는 n형 도펀트에 의한 더 높은 도핑을 나타낸다. 다양한 실시예들에서, n형 도펀트는 인 원자(Phosphorous atom)와 같은 도너 원자를 포함한다. 도너 원자를 수용하는 실리콘 층 내의 대부분의 캐리어는 전자이다.
p-웰(130)과 같은 p형 웰은 전형적으로 n형 전계 효과 트랜지스터(nfet)들을 제조하기 위한 환경을 생성하는 데 사용된다. 그러나, 여기서, p-웰(130)은 트랜지스터 래치업 및 필터링 노이즈를 방지하기 위해 사용될 웰 탭 셀(100)을 생성하는 데 사용된다. 유사하게, n-웰(180)과 같은 n형 웰은 전형적으로 p형 전계 효과 트랜지스터(pfet)들을 제조하기 위한 환경을 생성하는 데 사용된다. 그러나, 여기서, n-웰(180)은 트랜지스터 래치업 및 필터링 노이즈를 방지하기 위해 사용될 웰 탭 셀(150)을 생성하는 데 사용된다. 웰 탭 셀(100)은 기판(도시되지 않음)으로부터 p-웰(130)을 통해, p형 영역들(120, 122, 124)을 통해, 그리고 마지막으로 "VSS"로 라벨링된 접지 기준으로의 전기 전도성 경로를 제공한다. 유사하게, 웰 탭 셀(150)은 기판(도시되지 않음)으로부터 n-웰(180)을 통해, n형 영역들(170, 172, 174)을 통해, 그리고 마지막으로 "VDD"로 라벨링된 전원으로의 전기 전도성 경로를 제공한다. p-웰(130) 및 n-웰(180) 각각을 접지 기준 및 전원에 각각 결합함으로써, 기판 저항이 감소하기 때문에 래치업 효과의 정귀환(positive feedback)이 제거된다.
래치업 효과를 제거하는 것에 더하여, p형 영역들(120, 122, 124)을 "VSS"로 라벨링된 접지 기준에 연결하는 것은 플로팅 p-웰(130)을 제거하며, 이는 p-웰(130)을 또한 사용하는 nfet들(도시되지 않음)에 대한 플로팅 바디 연결을 제거한다. p-웰(130)이 플로팅 상태로 남겨졌다면, 노이즈는 p-웰(130)에 배치된 임의의 nfet들에 대한 바디 전위에 영향을 미칠 수 있다. p형 영역들(120, 122, 124)을 접지 기준에 연결하기 위해 그들 각각 상에 금속(도시되지 않음)이 형성된다. 유사하게, n형 영역들(170, 172, 174)을 "VDD"로 라벨링된 전원에 연결하는 것은 플로팅 n-웰(180)을 제거하며, 이는 n-웰(180)을 또한 사용하는 pfet들(도시되지 않음)에 대한 플로팅 바디 연결을 제거한다. n-웰(180)이 플로팅 상태로 남겨졌다면, 노이즈는 n-웰(180)에 배치된 임의의 pfet들에 대한 바디 전위에 영향을 미칠 수 있다. n형 영역들(170, 172, 174)을 전원에 연결하기 위해 그들 각각 상에 금속(도시되지 않음)이 형성된다.
웰 탭 셀(100) 내의 반복된 트랜지스터 게이트 스트라이프들(110, 112)은 집적 회로의 제조에서 밀도 규칙(density rule)들을 만족시키도록 배치된다. 예를 들어, 핀 전계 효과 트랜지스터(FinFET 또는 Finfet)들을 이용하는 집적 회로들은 밀도 요건을 만족시킨다. 짧은 채널 효과(short channel effect)를 감소시키고 증가된 밀도를 허용하는 비평면형 트랜지스터는 반도체 처리에서 비교적 최근의 개발이며, FinFET는 비평면형 트랜지스터의 예이다. 비교적 작은 피치를 갖지만 전계 효과 트랜지스터에 적합한 치수를 갖는 FinFET의 "핀(Fin)"을 형성하는 실리콘 핀(Silicon Fin)은, 극자외선(EUV) 리소그래피, 유도 자가 조립(directed self-assembly, DSA) 패턴화 및 측벽 이미지 전사(sidewall image transfer, SIT) 공정과 같은 다수의 공정들에 의해 형성된다.
또한, 웰 탭 셀(100) 내의 반복된 트랜지스터 게이트 스트라이프들(110, 112) 및 웰 탭 셀(150) 내의 반복된 트랜지스터 게이트 스트라이프들(160, 162)은 능동 디바이스들로서의 Finfet들을 갖는 집적 회로의 제조에서 밀도 규칙들을 만족시키도록 배치된다. 도시된 실시예에서, 웰 탭 셀(100) 내의 반복된 트랜지스터 게이트 스트라이프들(110, 112)은 "VDD"로 라벨링된 전원에 연결된다. 이들 연결은 커패시터가 전력 레일들 VDD와 VSS 사이에 배치되기 때문에 디커플링 커패시터 효과를 생성한다.
전형적으로, 디커플링 커패시터는 일 예에서 금속4(M4) 및 금속5(M5)와 같은 2개의 금속 층들을 이용해 생성되는데, 이때 이들 사이에 절연 층이 있고 하나의 금속 층으로부터 전원으로의 연결부 및 다른 금속 층으로부터 접지 기준으로의 연결부가 있다. 여기서, 커패시터는 p-웰(130)과, p형 스트라이프들(110, 112) 내의 폴리실리콘, 티타늄 질화물(TiN) 또는 다른 재료 사이에 있으며, 이때 p-웰(130)과 스트라이프들(110, 112) 내의 전도성 재료 사이에는 절연 층이 있다. 스트라이프들(110, 112)은 전원에 연결되고 p-웰(130)은 접지 기준에 연결되고 이들 사이에 절연 층이 있다. 따라서, 디커플링 커패시터 효과가 생성된다. 따라서, 웰 탭 셀(100)은 트랜지스터 래치업의 방지, 트랜지스터 노이즈 면역을 제공하고, 스트라이프들(110, 112)을 통한 전원으로의 연결부들에 의해, 웰 탭 셀(100)은 또한 디커플링 커패시터 효과에 의한 신호 무결성을 제공한다. 유사한 디커플링 커패시터 효과가, 접지 기준으로의 스트라이프들(160, 162)의 연결부들에 의해 웰 탭 셀(150)에서 생성된다.
스트라이프들(110, 112)이 전원에 연결될 때, 공핍 영역이 스트라이프들(110, 112) 아래에 형성된다. 따라서, p-웰(130)으로부터 캐리어를 수집할 수 있는 능력이 감소할 수 있다. 따라서, 웰 탭 셀(100)은 탭 셀 기능에 디커플링 커패시터 효과를 추가하는 것과 같은 확장된 기능을 제공하지만, 트레이드오프는, 래치업 방지, 노이즈 필터링 및 신호 무결성 효과들 각각을 제공하는 효율이 감소될 수 있다는 것이다. 유사한 특성들이 웰 탭 셀(150)에 대해 발생한다. 집적 회로의 플로어플랜을 가로지르는 영역들이 주어진 임계치를 초과하는 탭 셀의 또는 디커플링 커패시터의 효율을 필요로 하지 않을 때, 웰 탭 셀들(100, 150)은 플로어플랜의 이들 영역에 배치될 수 있다. 따라서, 이들 영역은 탭 셀 및 별도의 디커플링 커패시터 둘 모두를 사용하지 않기 때문에, 면적이 절약된다. 절약된 면적은 집적 회로에 대한 추가된 기능 또는 보다 효율적인 신호 라우팅을 위해 사용될 수 있다.
이제 도 2를 참조하면, 웰 탭 셀(200)의 각각의 단면도의 일 실시예의 일반화된 블록도가 도시된다. 앞서 설명된 재료들 및 도펀트들은 웰 탭 셀(200)에 대해 동일하게 번호가 매겨진다. 일부 실시예들에서, 웰 탭 셀(200)은, 전력 레일들이 스위칭되는 것을 제외하고는, 도 1에 이전에 도시된 웰 탭 셀(150)과 동등하다. 웰 탭 셀(200)의 경우, n형 영역들(170, 172, 174) 각각은, "VDD"로 라벨링된 전원보다는, "VSS"로 라벨링된 접지 기준에 연결된다. 트랜지스터 게이트 스트라이프들(160, 162) 각각은 "VDD"로 라벨링된 전원에 연결된다. 트랜지스터 게이트 스트라이프들(160, 162) 각각 아래의 커패시턴스는 이전의 웰 탭 셀(150)에 대해 달성된 커패시턴스들로부터 증가한다. 웰 탭 셀(200)의 경우, 전원은 트랜지스터 게이트 스트라이프들(160, 162)의 상부에 양전하를 제공하고, n-웰(180)은 n형 영역들(170, 172, 174)을 통해 접지 기준에 연결되는 동안 트랜지스터 게이트 스트라이프들(160, 162)의 아래에 음전하를 제공한다. 따라서, 디커플링 커패시터 특성들은 증가하거나, 동일한 양의 면적에 대해 더 효율적이 되지만, 탭 셀 특성들은 감소하거나, 동일한 양의 면적에 대해 덜 효율적이 된다.
이제 도 3을 참조하면, 웰 탭 셀(300) 및 웰 탭 셀(350) 각각의 단면도의 일 실시예의 일반화된 블록도가 도시된다. 앞서 설명된 재료들 및 도펀트들은 웰 탭 셀들(300, 350)에 대해 동일하게 번호가 매겨진다. 도시된 실시예에서, 웰 탭 셀(300)은 p-웰(130) 내의 p형 영역(120), n형 영역(302) 및 p형 영역(124)의 어레이를 포함한다. 유사하게, 웰 탭 셀(350)은 n-웰(180) 내의 n형 영역(170), p형 영역(352) 및 n형 영역(174)의 어레이를 포함한다. 따라서, 활성 고-도펀트 영역들 중 하나는 이웃 영역과 비교하여 반대 극성 도핑을 갖는 고-도펀트 영역으로 대체된다. 도시된 실시예에서 단일 중간 활성 고-도펀트 영역이 대체되지만, 다른 실시예들에서는, 다른 영역이 대체되고 다수의 영역들이 대체될 수 있다. 활성 고-도펀트 영역들 중 하나 이상을 이웃 영역과 비교하여 반대 극성 도핑으로 대체하는 것은, 더 높은 동작 주파수들에서 스트라이프들(110, 112)과 같은 트랜지스터 게이트 스트라이프들 아래의 전력 레일들 사이의 커패시턴스를 증가시킨다.
도 4를 참조하면, 레이아웃(400)의 일 실시예의 일반화된 블록도가 도시된다. 도시된 바와 같이, 레이아웃(400)은 IC에 대한 높이 및 폭 치수들을 한정하는 집적 회로(IC) 플로어플랜(410)을 포함한다. 집적 회로는 다수의 컴포넌트들을 포함하고, 각각은 데이터를 처리 및/또는 저장할 수 있다. 다수의 컴포넌트들은 인터페이스 및 기능 블록들 또는 유닛들을 포함한다. 일부 실시예들에서, 다수의 컴포넌트들은 시스템-온-칩(system on a chip, SOC), 멀티-칩 모듈(MCM) 또는 인쇄 회로 보드 중 하나 상에 있는 개별 다이들이다. 컴포넌트들의 예들로, 중앙 프로세싱 유닛(CPU) 내의 하나 이상의 코어들을 갖는 범용 프로세서들, 그래픽 프로세싱 유닛(GPU)들 및 디지털 신호 프로세서(DSP)들 내의 하나 이상의 코어들을 갖는 고도 병렬 데이터 아키텍처형 프로세서들, 디스플레이 제어기들, 오디오 프로세싱 컴포넌트들, 네트워킹 컴포넌트들, 주변기기 인터페이스 제어기들, 메모리 제어기들 등이 있다.
상기 컴포넌트들의 기능을 제공하는 인터페이스들, 본딩 패드들 및 인스턴스화 블록들은 설명의 편의를 위해 도시되지 않는다. 인터페이스들, 본딩 패드들 및 인스턴스화 블록들은 IC 플로어플랜(410) 내의 빈 공간들을 점유한다. 다양한 실시예들에서, IC 플로어플랜(410)에서 사용되는 인스턴스화 블록들은 하나 이상의 표준 라이브러리 셀들을 포함한다. 하나 이상의 이들 표준 셀은 웰 탭 셀들, 기판 탭 셀들 또는 디커플링 커패시터들을 이용하지 않으며, 이는 강건성을 감소시키면서 더 높은 레이아웃 밀도에 기여한다. 강건성은 디커플링 커패시터들(420), 웰 탭 셀들(430) 및 수정된 웰 탭 셀들(440)의 배치와 함께 추가된다.
다양한 실시예들에서, 수정된 웰 탭 셀들(440)은 도 1에서 앞서 도시된 웰 탭 셀(100) 및 웰 탭 셀(150) 중 하나의 구성 및 연결부들을 사용한다. 따라서, 수정된 웰 탭 셀들(440)은 웰 탭 셀들(430)에 의해 제공되는 바와 같은 래치업 방지 및 노이즈 필터링을 제공하고, 추가적으로 디커플링 커패시터들(420)에 의해 제공되는 바와 같은 신호 무결성 개선을 제공하지만, 동일한 온-다이 면적에 대해 덜 효율적인 방식이다. 그러나, 수정된 웰 탭 셀들(440)을 사용하는 IC 플로어플랜(410) 내의 영역들(또는 파티션들)은, 이들 파티션이 웰 탭 셀(430) 및 별도의 디커플링 커패시터(420) 둘 모두를 사용하지 않기 때문에 면적을 절약한다. 절약된 면적은 IC 플로어플랜(410)에서의 추가된 기능 또는 더 효율적인 신호 라우팅을 위해 사용될 수 있다.
일 실시예에서, 웰 탭 셀들(430)은 웰 내의 고농도로-도핑된 영역들을 사용하지만, 이들은 트랜지스터 게이트 스트라이프들을 포함하지 않거나 기존의 트랜지스터 게이트 스트라이프들을 플로팅 상태로 유지한다. 디커플링 커패시터들(420)은 2개의 금속 층들이며, 이때 이들 사이에 절연 층이 있고 하나의 금속 층으로부터 전원으로의 연결부 및 다른 금속 층으로부터 접지 기준으로의 연결부가 있다. 다양한 실시예들에서, 배치 및 라우팅 툴은 디커플링 커패시터들(420), 웰 탭 셀들(430) 및 수정된 웰 탭 셀들(440) 각각을 IC 플로어플랜(410)에서 어디에 배치할지를 결정하기 위해 설계 규칙 체커를 갖는 알고리즘을 사용한다.
신호 무결성 문제들에 대한 확률이 높은 임계치를 초과하는 파티션들의 경우, 알고리즘은 배치를 위해 디커플링 커패시터들(420)을 선택할 수 있다. 신호 무결성이 높은 임계치 미만이면서 낮은 임계치를 초과하는 신호 무결성 문제들에 대한 확률을 갖는 영역들의 경우, 알고리즘은, 신호 무결성 뿐만 아니라 래치업 방지 둘 모두가 획득되기 때문에, 배치를 위해 수정된 웰 탭 셀들(440)을 선택할 수 있다. 신호 무결성이 낮은 임계치 미만의 신호 무결성 문제들에 대한 확률 및 주어진 임계치 초과의 트랜지스터 래치업에 대한 확률을 갖는 파티션들의 경우, 알고리즘은 배치를 위해 웰 탭 셀들(430)을 선택할 수 있다.
일부 실시예들에서, 알고리즘은 반복적인 방식으로 사용된다. IC 플로어플랜(410) 내의 영역들이 수정된 웰 탭 셀들(440)을 사용하는 것으로 결정될 때, 면적이 절약되며, 이는 IC 플로어플랜(410) 내에 빈 파티션들(450)을 생성할 수 있다. 앞서 설명된 바와 같이, 빈 파티션들(450)은 IC 플로어플랜(410)에서의 추가된 기능 또는 더 효율적인 신호 라우팅을 위해 사용될 수 있다.
이제 도 5를 참조하면, 레이아웃(500)의 다른 실시예의 일반화된 블록도가 도시된다. 도시된 바와 같이, 레이아웃(500)은 IC에 대한 높이 및 폭 치수들을 한정하는 집적 회로(IC) 플로어플랜(510)을 포함한다. 또한, 웰 탭 셀들(520, 550)에 대한 레이아웃의 평면도들이 도시된다. 웰 탭 셀들(520, 550)은 IC 플로어플랜(510)을 가로질러 배치된다. 도시된 바와 같이, 웰 탭 셀(520) 내의 트랜지스터 게이트 스트라이프들(540)은, "L2"로 표시되는 웰 탭 셀(550) 내의 트랜지스터 게이트 스트라이프들(570)의 길이보다 작은, "L1"으로 표시된 길이를 갖는다.
앞서 설명된 바와 같이, 집적 회로는 다수의 컴포넌트들을 포함하고, 각각은 데이터를 처리 및/또는 저장할 수 있다. 상기 컴포넌트들의 기능을 제공하는 인터페이스들, 본딩 패드들 및 인스턴스화 블록들은 설명의 편의를 위해 도시되지 않는다. 웰 탭 셀들은 트랜지스터 래치업 및 필터 노이즈를 방지하기 위해 IC 플로어플랜(510)을 가로질러 배치된다. 신호 무결성을 개선하기 위해, 디커플링 커패시터들이 IC 플로어플랜(510)을 가로질러 배치된다. 또한 앞서 설명된 바와 같이, 수정된 웰 탭 셀들은 웰 탭 셀들에 의해 제공되는 바와 같은 래치업 방지 및 노이즈 필터링을 제공하고, 추가적으로 디커플링 커패시터들에 의해 제공되는 바와 같은 신호 무결성 개선을 제공하지만, 동일한 온-다이 면적에 대해 덜 효율적인 방식이다. 그러나, 수정된 웰 탭 셀들을 사용하는 영역들은, 이들 영역이 웰 탭 셀 및 별도의 디커플링 커패시터 둘 모두를 사용하지 않기 때문에 면적을 절약한다. 절약된 면적은 IC 플로어플랜(510)에서의 추가된 기능 또는 더 효율적인 신호 라우팅을 위해 사용될 수 있다.
일부 실시예들에서, 웰 탭 셀들(520, 550)은 래치업 방지, 노이즈 필터링 및 추가적으로 신호 무결성 개선을 제공하기 위해 수정된 웰 탭 셀들로서 사용될 수 있다. 도시된 바와 같이, 웰 탭 셀들(520, 550)에 대한 레이아웃들의 평면도들은 각각 산화물 확산(oxide diffusion)(530, 560)을 포함한다. 산화물 확산(530, 560)은 n-웰 내의 n형 영역들(N+) 및 p-웰 내의 p형 영역들(P+)에 사용되는 면적들을 한정한다. 트랜지스터 게이트 스트라이프들(540, 570)은 앞서 설명된 트랜지스터 게이트 스트라이프들과 유사하다. 트랜지스터 게이트 스트라이프들(540, 570)의 각각의 길이들(L1, L2)은 래치업 면역과 신호 무결성 사이의 트레이드오프의 균형을 맞추기 위해 사용된다. 예를 들어, 동일한 레이아웃 면적에 대해, 더 작은 길이(L1)는 더 작은 공핍 영역, 웰 내의 더 큰 n형 또는 p형 영역들, 및 더 작은 저항성 웰 연결부를 생성한다. 대조적으로, 더 큰 길이(L2)는 더 큰 공핍 영역, 웰 내의 더 작은 n형 또는 p형 영역들, 및 더 큰 저항성 웰 연결부를 생성한다. 따라서, 웰 탭 셀(520)은 더 작은 신호 무결성 개선과 함께 래치업 면역 및 노이즈 필터링을 위해 선택되는 반면, 웰 탭 셀(550)은 더 작은 래치업 면역과 함께 신호 무결성 개선을 위해 선택된다.
설계자는 트랜지스터 래치업에 대해 위험하다고 간주될 특정 영역을 한정하기 위한 다양한 인자들을 선택할 수 있다. 인자들의 예들은 적어도 입력/출력 회로부, 다수의 전원들을 이용한 전력-공급 시퀀스를 사용하는 회로부, 비교적 긴 신호 라인 길이들을 갖는 회로부 등을 포함한다. 설계자 또는 배치 및 라우팅 툴에 의해 트랜지스터 래치업 문제에 대한 조건들을 갖는 것으로 식별된 IC 플로어플랜(510) 내의 영역들에 대해, 웰 탭 셀(520)이 선택될 수 있고, 추가로, 트랜지스터 게이트 스트라이프들(540)이 전력 레일에 연결되는지 또는 플로팅 상태로 유지되는지 여부에 대한 결정이 이루어진다. 예를 들어, 신호 무결성 개선이 거의 또는 전혀 필요하지 않은 경우, 디커플링 커패시터 특성은 필요하지 않고, 트랜지스터 게이트 스트라이프들(540)은 플로팅 상태로 유지될 수 있다. 그러나, 일부 신호 무결성 개선이 필요한 경우, 디커플링 커패시터 특성이 필요하고, 트랜지스터 게이트 스트라이프들(540)은 웰 탭 셀(520)이 p-웰을 사용할 때 접지 기준에 연결될 수 있고, 트랜지스터 게이트 스트라이프들(540)은 웰 탭 셀(520)이 n-웰을 사용할 때 전원에 연결될 수 있다.
설계자는 신호 무결성 문제들에 대해 위험하다고 간주될 특정 영역을 한정하기 위한 다양한 인자들을 선택할 수 있다. 인자들의 예들은 적어도 비교적 넓은 버스들, 비교적 긴 신호 라인 길이들, 전자기 간섭, 비교적 높은 동작 주파수들 등을 포함한다. 설계자 또는 배치 및 라우팅 툴에 의해 신호 무결성 문제에 대한 조건들을 갖는 것으로 식별된 IC 플로어플랜(510) 내의 영역들에 대해, 웰 탭 셀(550)이 선택될 수 있고, 추가로, 트랜지스터 게이트 스트라이프들(570)이 전력 레일에 연결되는지 또는 플로팅 상태로 유지되는지 여부에 대한 결정이 이루어진다. 예를 들어, 트랜지스터 게이트 스트라이프들(570)에 의해 제공된 커패시턴스는 스트라이프들(570)이 전력 레일에 연결될 때 증가한다. 트랜지스터 게이트 스트라이프들(570)은 웰 탭 셀(550)이 p-웰을 사용할 때 접지 기준에 연결될 수 있고, 트랜지스터 게이트 스트라이프들(570)은 웰 탭 셀(550)이 n-웰을 사용할 때 전원에 연결될 수 있다.
도 6을 참조하면, 웰 탭 셀(600) 및 웰 탭 셀(650) 각각의 단면도의 일 실시예의 일반화된 블록도가 도시된다. 앞서 설명된 재료들 및 영역들은 동일하게 번호가 매겨진다. 도시된 바와 같이, 웰 탭 셀(600)은 트랜지스터 게이트 스트라이프(110) 아래의 주입부(implant)(610) 및 트랜지스터 게이트 스트라이프(112) 아래의 주입부(620)를 포함한다. 주입부들(610, 620)을 p-웰(130)에 추가하기 위해 표면 확산, 이온 주입 및 다양한 다른 제조 단계들이 사용될 수 있다. p형 도펀트가 주입부들(610, 620)에 사용되는 경우, 탭 셀 특성은 p-웰(130)로부터 p형 영역들(120, 122, 124) 내로 캐리어를 수집하는 것과 같이 증가한다. 그러나, 디커플링 커패시터 특성은 전원과 접지 기준 사이에서 달성되는 커패시턴스의 양과 같이 감소한다.
n형 도펀트가 주입부들(610, 620)에 사용되는 경우, 디커플링 커패시터 특성은 전원과 접지 기준 사이에서 달성되는 커패시턴스의 양과 같이 증가한다. 그러나, 탭 셀 특성은 p-웰(130)로부터 p형 영역들(120, 122, 124) 내로 캐리어를 수집하는 것과 같이 감소한다. 전술된 바와 같은 유사한 결과들이 웰 탭 셀(650)에 대해 달성된다. n형 도펀트가 주입부들(630, 640)에 사용되는 경우, 탭 셀 특성들은 디커플링 커패시터 특성들이 감소함에 따라 증가한다. 대조적으로, p형 도펀트가 주입부들(630, 640)에 사용되는 경우, 디커플링 커패시터 특성들은 탭 셀 특성들이 감소함에 따라 증가한다.
탭 셀 특성들과 디커플링 커패시터 특성들 사이의 트레이드오프를 조정하기 위해 주입부들을 추가하는 것에 더하여, 트랜지스터 게이트 일함수(work function)는 변화된다. 일함수는 재료로부터 전자를 제거하는 데 필요한 최소 에너지량에 대응한다. 재료의 일함수는 진공 에너지 준위와 재료의 페르미 에너지 준위 사이의 차이이다. 예를 들어, 몰리브덴(Mo)을 사용하여 n-채널 및 게이트 재료로 형성된 트랜지스터들은 5 전자볼트(eV) 근처의 일함수를 갖는다. 트랜지스터 임계 전압의 트랜지스터 게이트 일함수 의존성은 상대적으로 선형 관계이다. 예를 들어, n-채널(n형) Finfet들에 대한 임계 전압은 트랜지스터 게이트 일함수 증가에 따라 증가한다. 또한, 일함수가 증가함에 따라, 트랜지스터 게이트 재료로부터 전자를 제거하는 데 필요한 에너지의 양이 증가하여, 트랜지스터 게이트 전압이 더 높은 임계치를 초과할 때까지 채널은 덜 n형이다. 대조적으로, 트랜지스터 게이트 일함수가 p-채널(p형) Finfet들에 대해 증가함에 따라, 채널은 덜 n형이며, 이는 임계 전압이 덜 음의 값이도록 허용한다. 따라서, 임계 전압은 감소한다.
일부 실시예들에서, 일함수는 웰 탭 셀(600) 내의 트랜지스터 게이트 스트라이프들(110, 112)에 대해 그리고 웰 탭 셀(650) 내의 트랜지스터 게이트 스트라이프들(160, 162)에 대해 변화된다. 예를 들어, 트랜지스터 게이트 스트라이프들(110, 112)에 대한 일함수가 증가되는 경우, 그 효과는 주입부들(610, 620)에 p형 도펀트를 사용하는 것과 유사하고, 탭 셀 특성들은 증가한다. 그러나, 트랜지스터 게이트 스트라이프들(110, 112)에 대한 일함수가 감소되는 경우, 그 효과는 주입부들(610, 620)에 n형 도펀트를 사용하는 것과 유사하고, 디커플링 커패시터 특성은 증가한다. 전술된 바와 같은 유사한 결과들이 웰 탭 셀(650)에 대해 달성된다. 트랜지스터 게이트 스트라이프들(160, 162)에 대한 일함수가 감소되는 경우, 그 효과는 주입부들(630, 640)에 p형 도펀트를 사용하는 것과 유사하고, 디커플링 커패시터 특성들은 증가한다. 그러나, 트랜지스터 게이트 스트라이프들(160, 162)에 대한 일함수가 감소되는 경우, 그 효과는 주입부들(630, 640)에 n형 도펀트를 사용하는 것과 유사하고, 탭 셀 특성들은 증가한다. 일부 실시예들에서, 주입부들을 추가하고 일함수를 조정하는 조합이, 웰 탭 셀들(600, 650) 중 하나 이상의 탭 셀 특성들 및 디커플링 커패시터 특성들을 조정하기 위해 수행된다.
도 7을 참조하면, 웰 탭 셀(700) 및 웰 탭 셀(760) 각각의 단면도의 일 실시예의 일반화된 블록도가 도시된다. 웰 탭 셀들(700, 760) 각각은 앞서 설명된 바와 같이 트랜지스터 게이트 스트라이프들(702) 및 p형 영역들(704)을 포함한다. 또한, 웰 탭 셀들(700, 760) 각각은 탭 셀 특성들 및 디커플링 커패시터 특성들을 조정하기 위해 주입부들을 포함한다. 도시된 바와 같이, 웰 탭 셀(700)은 서로 옆에 맞닿은 2개의 웰 탭들을 포함하는데, 이들 각각은 상이한 유형들의 주입부를 갖는다. 도시된 바와 같이, 웰 탭 셀(700)은 주입 유형 A(720) 및 주입 유형 A(722), 및 추가적으로 주입 유형 B(730) 및 주입 유형 B(732)를 포함한다. 2개의 상이한 유형의 주입부들이 도시되어 있지만, 다른 실시예들에서는, 다른 개수의 상이한 주입부들이 사용된다.
일부 실시예들에서, 주입 유형 A(720) 및 주입 유형 A(722) 각각은 디커플링 커패시터 특성들을 감소시키면서 탭 셀 특성들을 증가시키는 데 사용된다. 예를 들어, 도 7에서 웰 탭 셀(700)에 대해 앞서 설명된 바와 같이, p형 도펀트가 p-웰에서 사용되어 탭 셀 특성들을 증가시키며(또는 동일한 양의 온-다이 면적에 대한 탭 셀 효율을 증가시키며), 이는 p-웰(710)로부터 p형 영역들(704) 내로 캐리어를 수집하는 것을 포함한다. 또한, 일부 실시예들에서, 주입 유형 B(730) 및 주입 유형 B(732) 각각은 맞닿은 웰 탭 셀의 탭 셀 특성들을 감소시키면서 디커플링 커패시터 특성들을 증가시키는 데 사용된다. 예를 들어, 앞서 설명된 바와 같이, n형 도펀트가 p-웰에서 사용되어 디커플링 커패시터 특성들을 증가시킨다(또는 동일한 양의 온-다이 면적에 대한 디커플링 커패시터 효율을 증가시킨다). 다른 실시예들에서, 주입부들(720 내지 732)의 도핑은 특성들을 반전시키기 위해 변화된다. 따라서, 특성들의 조정들은, 영역 내에서 또는 영역들의 인접한 에지들에서 특성들을 미세-조정(fine-tune)하기 위해 맞닿은 웰 탭 셀들을 사용하여 동일한 구조 내에서 수행될 수 있다.
도시된 실시예에서, 웰 탭 셀(760)은 동일한 트랜지스터 게이트 스트라이프(704) 아래에 주입 유형 A(770) 및 주입 유형 B(780) 각각을 포함한다. 추가적으로, 웰 탭 셀(760)은 동일한 트랜지스터 게이트 스트라이프 아래에 주입 유형 A(772) 및 주입 유형 B(782) 각각을 포함한다. 일부 실시예들에서, 주입 유형 A(770) 및 주입 유형 A(772) 각각은 웰 탭 셀(760)의 디커플링 커패시터 특성들을 조정하기 위해 사용되는 반면, 주입 유형 B(780) 및 주입 유형 B(782) 각각은 웰 탭 셀(760)의 탭 셀 특성들을 조정하기 위해 사용된다.
주입 유형 B(780) 및 주입 유형 B(782) 각각은 p-웰(760) 내의 주입 유형 A(770) 및 주입 유형 A(772) 각각 아래에 배치된다. 따라서, 동일한 트랜지스터 게이트 스트라이프(704) 아래의 주입 유형 A(770) 및 주입 유형 B(780) 각각에 대해 뿐만 아니라 동일한 트랜지스터 게이트 스트라이프(704) 아래의 주입 유형 A(772) 및 주입 유형 B(782) 각각에 대해, 상이한 도핑 깊이들이 사용된다. n-웰을 사용한 웰 탭 셀들의 변형들이 도시되어 있지 않지만, 다른 실시예들에서는, n-웰을 갖는 웰 탭 셀들은 웰 탭 셀들(700, 760)에 대해 입증된 기법들을 사용하여 플로어플랜 레이아웃에 배치된다. 예를 들어, n-웰 및 주입부들을 갖는 웰 탭 셀들은, 맞닿은 웰 탭 셀들로서 그리고/또는 트랜지스터 게이트 스트라이프들 아래의 다수의 주입부들과 함께 사용될 수 있다. 웰 탭 셀들(600, 650)에 대한 조정들과 유사하게, 일부 실시예들에서, 주입부들을 추가하고 일함수를 조정하는 조합이, 웰 탭 셀들(700, 760) 중 하나 이상의 탭 셀 특성들 및 디커플링 커패시터 특성들을 조정하기 위해 수행된다.
이제 도 8을 참조하면, 플로어플랜 파티션들의 탭 셀 특성들 및 디커플링 특성들 둘 모두를 효율적으로 변화시키기 위한 방법(800)의 일 실시예의 일반화된 흐름도가 도시된다. 설명의 목적을 위해, 이 실시예의 단계들은 순차적 순서로 도시되어 있다(도 14에 대해서와 마찬가지로). 그러나, 다른 실시예들에서 일부 단계들은 도시된 것과 상이한 순서로 발생될 수 있으며, 일부 단계들은 동시에 수행될 수 있고, 일부 단계들은 다른 단계들과 조합될 수 있으며, 일부 단계들은 부재할 수 있다.
집적 회로에 대한 플로어플랜은 다수의 파티션들을 포함한다. 설계자 및/또는 설계 툴 내의 알고리즘은, 트랜지스터 래치업 및 열악한 신호 무결성을 야기하는 다양한 인자들 중 어느 것이 선택되고, 그리고 트랜지스터 래치업에 민감하며 비교적 열악한 신호 무결성에 민감한 파티션들을 식별하는 데 사용되는지를 결정한다. 일부 실시예들에서, 민감한 파티션들을 식별하기 위해 하나 이상의 임계치들과 비교하기 위한 값을 계산하기 위해 수식이 사용된다.
트랜지스터 래치업에 대한 상대적으로 높은 확률을 갖는 파티션들이 플로어플랜 내에서 식별된다(블록 802). 식별된 파티션들 각각에 대해, 확률이 임계치 초과인 경우(조건 블록(804)의 "예" 분기), 래치업 면역을 제공하는 웰 탭 셀들이 파티션 내의 배치를 위해 선택된다(블록 806). 다양한 실시예들에서, 이들 웰 탭 셀은, 집적 회로에서 Finfet들의 제조를 위한 설계 규칙들을 만족시키기 위해, 웰 내의 많은 고-도펀트 영역들 및 웰의 상부의 많은 트랜지스터 게이트 스트라이프들을 갖는다. 트랜지스터 게이트 스트라이프들 각각은 2개의 고-도펀트 영역들 사이에 배치된다. 일부 실시예들에서, 트랜지스터 게이트 스트라이프들은 플로팅 상태로 남겨진다.
식별된 파티션들 각각에 대해, 확률이 임계치를 초과하지 않는 경우(조건 블록(804)의 "아니오" 분기), 신호 무결성 개선과 함께 래치업 면역을 제공하는 수정된 웰 탭 셀들이 파티션 내의 배치를 위해 선택된다(블록 808). 일부 실시예들에서, 수정된 웰 탭 셀들은, 플로팅 상태로 남겨지기 보다는, 전력 레일들 중 하나에 연결된 많은 트랜지스터 게이트 스트라이프들을 갖는다. 트랜지스터 게이트 스트라이프들의 길이들은 또한, 트랜지스터 게이트 스트라이프들 아래의 전력 레일들 사이에 커패시턴스를 여전히 제공하면서 트랜지스터 래치업에 대한 보호를 증가시키기 위해, 짧아질 수 있다. 다른 실시예들에서, 트랜지스터 게이트 스트라이프들 아래의 전력 레일들 사이에 커패시턴스를 여전히 제공하면서 트랜지스터 래치업에 대한 보호의 양을 조정하기 위해, 트랜지스터 게이트 스트라이프들 아래에 하나 이상의 주입 층들이 형성된다. 주입 층들의 도핑은 도 6 및 도 7 각각에서 앞서 설명된 바와 같이 수행될 수 있다.
열악한 신호 무결성에 대한 상대적으로 높은 확률을 갖는 파티션들이 플로어플랜 내에서 식별된다(블록 810). 식별된 파티션들 각각에 대해, 확률이 임계치 초과인 경우(조건 블록(812)의 "예" 분기), 신호 무결성을 개선하는 디커플링 커패시터들이 파티션 내의 배치를 위해 선택된다(블록 814). 그렇지 않으면, 확률이 임계치를 초과하지 않는 경우(조건 블록(812)의 "아니오" 분기), 래치업 면역과 함께 신호 무결성을 개선하는 수정된 웰 탭 셀들이 파티션 내의 배치를 위해 선택된다(블록 816).
일부 실시예들에서, 수정된 웰 탭 셀들은, 플로팅 상태로 남겨지기 보다는, 전력 레일들 중 하나에 연결된 많은 트랜지스터 게이트 스트라이프들을 갖는다. 트랜지스터 게이트 스트라이프들의 길이들은 또한, 트랜지스터 게이트 스트라이프들 아래의 전력 레일들 사이의 커패시턴스를 증가시키기 위해, 증가될 수 있다. 다른 실시예들에서, 활성 고-도펀트 영역들 중 하나 이상은 이웃 영역과 비교하여 반대 극성 도핑으로 대체되며, 이는 더 높은 동작 주파수들에서 트랜지스터 게이트 스트라이프들 아래의 전력 레일들 사이의 커패시턴스를 증가시킨다. 또 다른 실시예들에서, 트랜지스터 래치업에 대한 보호를 여전히 제공하면서 트랜지스터 게이트 스트라이프들 아래의 커패시턴스의 양을 조정하기 위해 트랜지스터 게이트 스트라이프들 아래에 하나 이상의 주입 층들이 형성된다. 주입 층들의 도핑은 도 6 및 도 7 각각에서 앞서 설명된 바와 같이 수행될 수 있다.
도 9를 참조하면, 보호 회로(900) 및 보호 회로에 대한 레이아웃(950)의 평면도의 일 실시예의 일반화된 블록도가 도시된다. 도시된 실시예에서, 출력 버퍼(910)는 직렬의 하나 이상의 인버터들과 같은 버퍼(912), 및 nfet(914)와 같은 하나 이상의 nfet들을 통해 입력/출력(I/O) 핀에 연결된 nfet(916)를 포함한다. I/O 핀은 또한 정전기 방전(ESD) 트랜지스터(920)에 연결된다. 도시된 실시예에서, ESD 트랜지스터(920)는 고장-안전(fail-safe) 토폴로지들의 ESD 보호를 위해 접지된-게이트 구성으로 연결된다. 도시된 바와 같이, ESD 트랜지스터(920)의 드레인 단자는 I/O 핀에 연결되고, 소스 단자는 nfet(916)의 소스 단자에 연결된다. ESD 트랜지스터(920)의 게이트 단자는 "VSS"로 라벨링된 접지 기준에 연결된다.
다양한 실시예들에서, ESD 트랜지스터(920)는 버퍼(912) 및 nfet들(914, 916)에서 사용된 디바이스들보다 상당히 더 크다. ESD 트랜지스터(920)의 크기는 ESD 이벤트 동안 전도할 때 ESD 트랜지스터(920)를 통해 흐르는 데 필요한 전류의 추정된 양에 의존할 수 있다. 일부 실시예들에서, ESD 트랜지스터(920)는 nfet이다. 상당히 큰 크기의 ESD 트랜지스터(920)는, 상당한 양의 정적 누설 전류가 모바일 디바이스의 배터리를 소모시킬 수 있는 것에 더하여, 상당한 양의 온-다이 면적을 소비한다. 추가로, 상당히 큰 ESD 트랜지스터(920)의 기생 성분들은 스위칭 능력, 및 따라서 I/O 신호들에 대한 성능을 감소시킨다.
레이아웃(950)은 ESD 트랜지스터(920)에 대한 반도체 레이아웃의 일례의 평면도이다. 도시된 바와 같이, 소스 및 드레인 확산 접점들(966)은 트랜지스터 게이트 스트라이프(962)의 양측에 있다. 일부 실시예들에서, 소스 및 드레인 확산 접점들(966)은 영역들에 대한 비교적 낮은 저항 접점들을 제공하는 트렌치 실리사이드 접점들이다. 앞서 설명된 바와 같이, 트랜지스터 게이트 스트라이프(962)는 폴리실리콘, 티타늄 질화물(TiN) 또는 다른 재료 중 하나를 포함한다. 소스 및 드레인 확산 접점들(966) 각각은 산화물 확산(OD)(960)의 상부에 형성된다. OD(960)는 n형 또는 p형 확산이며, 이는 n-웰 내의 n형 영역들(N+) 및 p-웰 내의 p형 영역들(P+)에 사용되는 면적들을 한정한다. 다양한 실시예들에서, ESD 트랜지스터(920)는 핀 전계 효과 트랜지스터(Finfet)와 같은 비평면형 트랜지스터이다. 실리콘 핀들(964)은 다른 재료들(960, 962, 966) 각각 위에 형성된다.
도시된 바와 같이, ESD 트랜지스터(920)는 접지 기준에 연결된 게이트 단자 및 소스 단자 각각을 갖는다. 따라서, ESD 트랜지스터(920)는 턴온되지 않지만, ESD 트랜지스터(920)는 여전히 ESD 이벤트 동안과 같이 전류를 전도한다. ESD 이벤트 동안, ESD 트랜지스터(920) 내의 기생 바이폴라 NPN 트랜지스터는 턴온되고 전류를 전도하여, 의도하지 않은 전압 스파이크로부터 과도한 전하를 제거한다. ESD 트랜지스터(920) 내의 기생 바이폴라 NPN 트랜지스터의 특성들을 조정하는 것은, ESD 트랜지스터(920)가, 성능을 감소시키는 기생 효과 및 면적 비용 없이 상당한 양의 전류를 전도할 수 있게 한다. 추가의 상세사항들이 다음에 제공된다.
이제 도 10를 참조하면, 보호 회로에 대한 레이아웃(1000)의 평면도의 일 실시예의 일반화된 블록도가 도시된다. 앞서 설명된 재료들 및 도펀트들은 레이아웃(1000)에 대해 동일하게 번호가 매겨진다. 다양한 실시예들에서, 레이아웃(1000)은 n형 ESD 트랜지스터에 대한 레이아웃의 평면도이다. 드레인 단자는 2개의 내측 접점들(966)에 연결되고, 소스 단자는 4개의 외측 접점들(966)에 연결된다. 2개의 게이트 단자들은 서로 연결된다. 핀 전계 효과 트랜지스터(Finfet)들을 이용하는 집적 회로의 제조에서 밀도 규칙들을 만족시키기 위해 3개의 더미 트랜지스터 게이트 스트라이프들이 형성된다. 다양한 실시예들에서, 더미 트랜지스터 게이트 스트라이프들은 플로팅 상태로 남겨진다.
도시된 실시예에서, n형 웰들(1002)은 4개의 소스 접점들 중 2개의 외측 접점들 아래에 배치된다. 전형적으로, p형 트랜지스터들을 만들기 위한 p형 영역들을 위한 환경을 생성하기 위해 n형 웰이 사용된다. 그러나, 여기서, n형 웰들(1002)은 n형 트랜지스터에 사용된다. n형 웰들(1002)은 드레인 단자에 사용되지 않으며, 이는 여전히 n형 확산 영역들을 사용한다. 도시된 바와 같이, n형 웰들(1002)은 소스 단자의 일부에 대해서만 사용된다.
앞서 설명된 바와 같이, 기생 바이폴라 NPN 트랜지스터는 n형 ESD 트랜지스터 내에 존재한다. 기생 바이폴라 NPN 트랜지스터의 이미터 단자는 ESD 트랜지스터의 소스 단자에 있다. ESD 트랜지스터의 소스 단자에 n형 웰들(1002)이 있으면, 고유 바이폴라 NPN 트랜지스터의 이미터 단자의 크기는 상당히 커지고, 그것은 더 많은 전류를 전도할 수 있다.
도 11 및 도 12를 참조하면, 보호 회로에 대한 레이아웃(1100) 및 레이아웃(1200)의 평면도의 다른 실시예들의 일반화된 블록도들이 도시된다. 앞서 설명된 재료들 및 도펀트들은 동일하게 번호가 매겨진다. 앞서 설명된 바와 같이, n형 ESD 트랜지스터의 소스 단자에 배치된 n-웰은 ESD 트랜지스터 내의 고유 바이폴라 NPN 트랜지스터의 이미터 단자의 크기를 증가시킨다. 전류 전도의 증가량은 n-웰이 ESD 트랜지스터의 다른 컴포넌트들에 대해 어디에 형성되는지에 기초하여 변화할 수 있다. 앞서 설명된 바와 같이, 일 실시예에서, n-웰은 ESD 트랜지스터에 사용된 4개의 소스 접점들 중 2개의 외측 소스 접점들 아래에 배치된다. 레이아웃(1100)에 도시된 바와 같이, n-웰(1002)은 ESD 트랜지스터에 사용된 4개의 소스 접점들 중 내측 2개의 소스 접점들 아래에 배치된다. 레이아웃(1200)에 도시된 바와 같이, n-웰(1002)은 ESD 트랜지스터에 사용된 4개의 소스 접점들 각각의 아래에 배치된다. ESD 이벤트 동안 전도 전류의 양은 도 10 내지 도 12에 도시된 토폴로지들과 같은 토폴로지들에 더하여 사용된 제조 공정에 의존할 수 있다.
도 13을 참조하면, 보호 회로에 대한 레이아웃(1300)의 평면도의 다른 실시예들의 일반화된 블록도가 도시된다. 앞서 설명된 재료들 및 도펀트들은 동일하게 번호가 매겨진다. 도시된 바와 같이, 이전의 플로팅 더미 트랜지스터 게이트 스트라이프들 각각은 이제 "VDD"로 라벨링된 전원에 연결된다. 이들 연결부들은 n형 ESD 트랜지스터에 대한 전력 레일들 사이의 디커플링 커패시턴스를 증가시킨다. 또한, 일부 실시예들에서, 더미 트랜지스터 게이트 스트라이프들의 길이들은 디커플링 커패시턴스를 추가로 증가시키기 위해 증가된다. 추가된 디커플링 커패시턴스는 ESD 이벤트 동안에 전도된 전류의 양을 감소시키지 않는다.
이제 도 14를 참조하면, 보호 트랜지스터의 전류 전도를 효율적으로 개선하기 위한 방법(1400)의 일 실시예의 일반화된 흐름도가 도시된다. 다양한 실시예들에서, 보호 트랜지스터는, 드레인 단자가 I/O 신호에 연결되고 게이트 단자 및 소스 단자 각각이 접지 기준에 연결된, n형 ESD 트랜지스터이다. 보호 트랜지스터를 위해 형성할 다수의 소스 영역들의 개수가 결정된다(블록 1402). 예를 들어, 앞서 도시된 바와 같이, 일 실시예에서 4개의 소스 영역들이 사용될 수 있다. 동일한 도펀트 유형 웰 내에 형성할 다수의 소스 영역들 중 소스 영역들이 선택된다(블록 1404). 예를 들어, 외측 소스 영역들이 선택될 수 있다. 대안적으로, 내측 소스 영역들이 선택될 수 있다. 다른 예들에서, 소스 영역들 모두가 선택된다.
보호 트랜지스터를 위한 다수의 웰들이 형성된다(블록 1406). 다양한 실시예들에서, n형 ESD 트랜지스터를 위해 2개의 n형 웰들이 형성된다. 선택된 소스 영역들은 동일한 도펀트 웰들 내에 형성된다(블록 1408). 임의의 비선택된 소스 영역들이 동일한 도펀트 웰들 밖에 형성된다(블록 1410).
보호 트랜지스터를 위한 2개의 게이트들이 형성된다(블록 1412). 예를 들어, 2개의 트랜지스터 게이트 스트라이프들이 앞서 설명된 바와 같이 형성된다. 2개의 게이트들 사이에 적어도 2개의 드레인 영역들이 형성된다(블록 1414). 일부 실시예들에서, 핀 전계 효과 트랜지스터(Finfet)들을 갖는 집적 회로의 제조에서 밀도 규칙들을 만족시키기 위해 다수의 더미 트랜지스터 게이트 스트라이프들이 형성된다. 따라서, 적어도 2개의 드레인 영역들은, 게이트 연결부들에 사용된 2개의 다른 트랜지스터 게이트 스트라이프들 사이의 더미 트랜지스터 게이트 스트라이프의 양측에 형성된다.
소스 영역들은 동일한 소스 단자에 연결된다(블록 1416). 드레인 영역들은 동일한 드레인 단자에 연결된다(블록 1418). 게이트 트랜지스터 게이트 스트라이프들은 동일한 게이트 단자에 연결된다(블록 1420). 전술된 바와 같이, 드레인 단자는 I/O 신호에 연결되고, 게이트 단자 및 소스 단자 각각은 접지 기준에 연결된다. 일부 실시예들에서, 더미 트랜지스터 게이트 스트라이프들 각각은, 보호 트랜지스터의 디커플링 커패시턴스를 증가시키기 위해, 플로팅 상태로 남겨지기 보다는, 전원에 연결된다.
다양한 실시예들에서, 소프트웨어 애플리케이션의 프로그램 명령어들은 이전에 설명된 방법들 및/또는 메커니즘들을 구현하기 위해 사용될 수 있다. 프로그램 명령어들은 C와 같은 고레벨 프로그래밍 언어로 하드웨어의 동작을 설명할 수 있다. 대안적으로, 베릴로그(Verilog)와 같은 하드웨어 설계 언어(hardware design language, HDL)가 사용될 수 있다. 프로그램 명령어들은 비일시적 컴퓨터 판독가능 저장 매체 상에 저장될 수 있다. 많은 유형들의 저장 매체가 이용가능하다. 저장 매체는 프로그램 명령어들 및 수반되는 데이터를 프로그램 실행을 위해 컴퓨터에 제공하기 위해 사용 동안 컴퓨터에 의해 액세스가능할 수 있다. 일부 실시예들에서, 합성 툴(synthesis tool)은 합성 라이브러리로부터 게이트들의 리스트를 포함하는 넷리스트(netlist)를 생성하기 위해 프로그램 명령어들을 판독한다.
위에서 설명된 실시예들은 다만 비한정적 구현예들이라는 것이 강조되어야 한다. 상기의 개시가 완전히 이해된다면, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 다수의 변형들 및 수정들이 명백해질 것이다. 다음의 청구범위는 모든 그러한 변형들 및 수정들을 망라하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 집적 회로로서,
    하나 이상의 정전기 방전(electrostatic discharge, ESD) 트랜지스터들을 포함하며, 각각의 ESD 트랜지스터는,
    동일한 게이트 단자에 연결된 2개의 트랜지스터 게이트 스트라이프들; 및
    상기 2개의 트랜지스터 게이트 스트라이프들 사이의 영역 밖에 있는 복수의 소스 영역들 ― 각각의 소스 영역은 접점을 통해 동일한 소스 단자에 연결됨 ― 을 포함하고,
    상기 복수의 소스 영역들 중 제1 소스 영역은 상기 제1 소스 영역과 동일한 도핑 극성을 갖는 웰(well) 내에 형성되는, 집적 회로.
  2. 제1항에 있어서, 상기 복수의 소스 영역들 중 적어도 제2 소스 영역은 상기 웰 밖의 영역 내에 형성되는, 집적 회로.
  3. 제1항에 있어서, 상기 하나 이상의 ESD 트랜지스터들 중 하나는 상기 2개의 게이트 트랜지스터 게이트 스트라이프들 사이에 2개의 드레인 영역들을 추가로 포함하는, 집적 회로.
  4. 제3항에 있어서, 상기 2개의 드레인 영역들은 접점들을 통해 동일한 드레인 단자에 연결되는, 집적 회로.
  5. 제3항에 있어서, 상기 2개의 드레인 영역들은 상기 웰 밖의 영역 내에 형성되는, 집적 회로.
  6. 제1항에 있어서, 상기 하나 이상의 ESD 트랜지스터들 중 하나는 복수의 더미 트랜지스터 게이트 스트라이프들을 추가로 포함하는, 집적 회로.
  7. 제5항에 있어서, 복수의 더미 트랜지스터 게이트 스트라이프들 중 하나 이상은 디커플링 커패시턴스를 증가시키기 위해 전원에 연결되는, 집적 회로.
  8. 반도체 제조를 위한 방법으로서,
    정전기 방전(ESD) 트랜지스터의 2개의 트랜지스터 게이트 스트라이프들을 형성하는 단계;
    상기 2개의 트랜지스터 게이트 스트라이프들을 동일한 게이트 단자에 연결하는 단계;
    상기 2개의 게이트 트랜지스터 게이트 스트라이프들 사이의 영역 밖에 상기 ESD 트랜지스터의 복수의 소스 영역들을 형성하는 단계;
    상기 복수의 소스 영역들을 접점을 통해 동일한 소스 단자에 연결하는 단계; 및
    상기 복수의 소스 영역들 중 제1 소스 영역을 상기 제1 소스 영역과 동일한 도핑 극성을 갖는 웰 내에 형성하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 복수의 소스 영역들 중 적어도 제2 소스 영역을 상기 웰 밖의 영역 내에 형성하는 단계를 추가로 포함하는, 방법.
  10. 제8항에 있어서, 상기 2개의 게이트 트랜지스터 게이트 스트라이프들 사이에 상기 ESD 트랜지스터의 2개의 드레인 영역들을 형성하는 단계를 추가로 포함하는, 방법.
  11. 제10항에 있어서, 상기 2개의 드레인 영역들을 접점들을 통해 동일한 드레인 단자에 연결하는 단계를 추가로 포함하는, 방법.
  12. 제10항에 있어서, 상기 2개의 드레인 영역들을 상기 웰 밖의 영역 내에 형성하는 단계를 추가로 포함하는, 방법.
  13. 제8항에 있어서, 상기 ESD 트랜지스터의 복수의 더미 트랜지스터 게이트 스트라이프들을 형성하는 단계를 추가로 포함하는, 방법.
  14. 제13항에 있어서, 디커플링 커패시턴스를 증가시키기 위해 상기 복수의 더미 트랜지스터 게이트 스트라이프들 중 하나 이상을 전원에 연결하는 단계를 추가로 포함하는, 방법.
  15. 집적 회로를 제조하기 위한 반도체 제조 공정으로서,
    실리콘 기판 내에, 제1 도핑 극성의 복수의 웰들을 배치하는 단계;
    제1 복수의 확산 영역들을 형성하는 단계;
    상기 제1 복수의 확산 영역들과 실질적으로 평행한 제2 복수의 확산 영역들을 형성하는 단계;
    상기 제1 복수의 확산 영역들과 실질적으로 평행한 복수의 비평면형 금속 게이트들을 형성하는 단계;
    상기 복수의 비평면형 금속 게이트들 중 2개의 비평면형 금속 게이트들을 출력 버퍼의 소스 단자에 연결하는 단계 ― 상기 제1 복수의 확산 영역들 중 어떠한 확산 영역도 상기 2개의 비평면형 금속 게이트들 사이에 위치되지 않음 ―; 및
    상기 제1 복수의 확산 영역들을 상기 출력 버퍼의 상기 소스 단자에 연결하는 단계를 포함하며,
    상기 제1 복수의 확산 영역들 중 적어도 하나는 상기 제1 도핑 극성의 상기 복수의 웰들 중 하나 위에 형성되고;
    상기 제1 복수의 확산 영역들 중 상기 적어도 하나는 상기 제1 도핑 극성과 동일한 도핑 극성을 갖는, 반도체 제조 공정.
  16. 제15항에 있어서, 상기 제1 도핑 극성의 상기 복수의 웰들 중 임의의 웰 밖의 영역 내에 상기 제1 복수의 확산 영역들 중 적어도 하나를 형성하는 단계를 추가로 포함하는, 반도체 제조 공정.
  17. 제15항에 있어서, 상기 출력 버퍼의 상기 소스 단자에 연결된 상기 2개의 비평면형 금속 게이트들 사이에 상기 제2 복수의 확산 영역들 중 2개를 형성하는 단계를 추가로 포함하는, 반도체 제조 공정.
  18. 제17항에 있어서, 상기 제2 복수의 확산 영역들 중 상기 2개를 상기 출력 버퍼의 드레인 단자에 연결하는 단계를 추가로 포함하는, 반도체 제조 공정.
  19. 제17항에 있어서, 상기 제1 도핑 극성의 상기 복수의 웰들 중 임의의 웰 밖의 영역 내에 상기 제2 복수의 확산 영역들 중 상기 2개를 형성하는 단계를 추가로 포함하는, 반도체 제조 공정.
  20. 제15항에 있어서, 상기 출력 버퍼의 상기 소스 단자에 연결된 상기 2개의 비평면형 금속 게이트들 이외의 상기 복수의 비평면형 금속 게이트들 중 적어도 하나를 전원 기준에 연결하는 단계를 추가로 포함하는, 반도체 제조 공정.
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