CN111063727B - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其形成方法，所述半导体器件包括：PMOS管有源区、P型离子掺杂区；所述多晶硅区包括PMOS管多晶硅栅极区；所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管多晶硅栅极区被所述P型离子掺杂区完全覆盖，避免了在PMOS管多晶硅栅极区形成SP/SN交界区域导致的一系列问题(金属硅化物生长不均匀或断开问题)，从而提高半导体器件的电性能和良率。

Description

半导体器件及其形成方法
技术领域
本发明属于集成电路制造技术领域，具体涉及一种半导体器件及其形成方法。
背景技术
半导体集成电路中包含大量的NMOS晶体管和PMOS晶体管，所谓NMOS晶体管是在半导体衬底的P型有源区上形成栅极，并在栅极两侧的有源区内注入N型杂质形成源/漏极的器件，因其形成的位于栅极下方的沟道为N型，故称为N型沟道金属氧化物半导体结构。所谓PMOS晶体管则是在半导体衬底的N型有源区上注入P型杂质形成源/漏区的器件，因其沟道为P型，故称作P型沟道金属氧化物半导体结构。CMOS晶体管由NMOS晶体管和PMOS晶体管组合构成。
一种含PMOS晶体管的半导体器件(单独的PMOS晶体管或CMOS晶体管)，沿PMOS晶体管的多晶硅栅极的长度方向上分布有相邻的两离子掺杂区，例如SP区(P型离子掺杂区)和SN区(N型离子掺杂区)，SP区覆盖部分PMOS晶体管的多晶硅栅极，SP区包括位于多晶硅栅极两侧的源、漏级，在生产实践中发现这样的SP区存在问题，PMOS晶体管在多晶硅栅极的SP/SN交界区域的金属硅化物生长存在问题，不均匀或断开，进而影响半导体器件的电性能和良率。
发明内容
本发明的目的在于提供一种半导体器件及其形成方法，提高半导体器件的电性能和良率。
本发明提供一种半导体器件，包括：
多晶硅区、PMOS管有源区、P型离子掺杂区；
所述多晶硅区包括PMOS管多晶硅栅极区；
所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；
所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；
所述PMOS管有源区中形成有位于所述PMOS管多晶硅栅极两侧的PMOS管源、漏极。
进一步的，所述多晶硅区还包括第一多晶硅连线区，所述第一多晶硅连线区与所述PMOS管多晶硅栅极区连接，所述P型离子掺杂区覆盖所述第一多晶硅连线区。
进一步的，所述多晶硅区还包括位于所述第一多晶硅连线区的PMOS管栅极接触孔区，所述P型离子掺杂区覆盖所述PMOS管栅极接触孔区。
进一步的，所述半导体器件为PMOS晶体管。
进一步的，所述半导体器件为CMOS晶体管，所述半导体器件还包括N型离子掺杂区，所述N型离子掺杂区由所述P型离子掺杂区在整个所述半导体器件内逻辑运算取反获得。
进一步的，所述多晶硅区还包括NMOS管多晶硅栅极区和第二多晶硅连线区，所述PMOS管多晶硅栅极区与所述NMOS管多晶硅栅极区通过所述第二多晶硅连线区连接。
进一步的，所述半导体器件还包括NMOS管有源区，所述NMOS管有源区内形成有位于所述NMOS管多晶硅栅极两侧的NMOS管源、漏极。
本发明还提供一种半导体器件的形成方法，包括：
提供半导体衬底，在所述半导体衬底上形成PMOS管有源区；
形成多晶硅区，所述多晶硅区包括PMOS管多晶硅栅极区，所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；
掺杂P型离子形成P型离子掺杂区，所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管有源区中位于所述PMOS管多晶硅栅极两侧的区域通过所述掺杂P型离子形成PMOS管源、漏极。
进一步的，掺杂P型离子形成P型离子掺杂区包括：注入硼离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。
进一步的，在所述半导体衬底上形成PMOS管有源区的同时，还形成NMOS管有源区；
形成多晶硅区，所述多晶硅区还包括NMOS管多晶硅栅极区，所述NMOS管多晶硅栅极区覆盖部分所述NMOS管有源区。
进一步的，所述半导体器件的形成方法还包括：
掺杂N型离子形成N型离子掺杂区，所述N型离子掺杂区由所述P型离子掺杂区在整个所述半导体器件内逻辑运算取反获得；
所述NMOS管有源区中位于所述NMOS管多晶硅栅极两侧的区域通过所述掺杂N型离子形成NMOS管源、漏极。
进一步的，掺杂N型离子形成N型离子掺杂区包括：注入磷离子或砷离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。
与现有技术相比，本发明具有如下有益效果：
本发明提供了一种半导体器件及其形成方法，所述半导体器件包括：PMOS管有源区、P型离子掺杂区；所述多晶硅区包括PMOS管多晶硅栅极区；所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管多晶硅栅极区被所述P型离子掺杂区完全覆盖，避免了在PMOS管多晶硅栅极区形成SP/SN交界区域导致的一系列问题(金属硅化物生长不均匀或断开问题)，从而提高半导体器件的电性能和良率。
附图说明
图1为本发明一实施例的半导体器件的结构示意图。
图2为本发明另一实施例的半导体器件的结构示意图。
图3为本发明实施例的半导体器件的形成方法流程示意图。
其中，附图标记如下：
10-多晶硅区；101-PMOS管多晶硅栅极区；102-第一多晶硅连线区；103-栅极接触孔区；20-PMOS管有源区；201-PMOS管源级；202-PMOS管漏极；203-接触孔区；204-接触孔区；30-P型离子掺杂区；
401-PMOS管多晶硅栅极区；402-第二多晶硅连线区；403-栅极接触孔区403；404-NMOS管多晶硅栅极区；51-PMOS管有源区；52-NMOS管有源区；60-P型离子掺杂区；701-接触孔区；702-接触孔区；801-接触孔区；802-接触孔区。
具体实施方式
如背景技术所述，PMOS晶体管在多晶硅栅极的SP/SN交界区域的金属硅化物生长存在问题。发明人深入分析发现，在PMOS晶体管的多晶硅栅极上存在SP(P型离子掺杂区)/SN(N型离子掺杂区)交界区。单独的PMOS晶体管和CMOS晶体管中，SP区作用主要是通过P型离子掺杂形成PMOS晶体管的源、漏区。单独的PMOS晶体管中，SN区N型离子掺杂在多晶硅连线区。CMOS晶体管中，SN区作用主要是通过N型离子掺杂形成NMOS晶体管的源、漏区。
半导体器件工艺中，通常在多晶硅栅极表面生长金属硅化物(例如硅化钴)，金属硅化物的电阻小，导电速度快，金属硅化物覆盖在多晶硅栅极(多晶硅制作)表面用于弥补多晶硅电阻大，导电速度慢的缺点。
PMOS晶体管的多晶硅栅极的SP/SN交界处容易出现P型离子掺杂区和N型离子掺杂区交叠(都掺杂)或空隙(都没掺杂)，导致金属硅化物生长出现问题(例如不均匀或断开)，当SP/SN交界处的金属硅化物断开时，多晶硅栅极在SP/SN交界处的电阻很大，在非交界处由于有金属硅化物的覆盖电阻很小，如此一来，导致半导体器件承受的电压差很大，影响了半导体器件(晶体管)的电性能。同时多晶硅栅极在晶体管器件中具有导电性，电性能与掺杂密切相关，SP/SN交界处都掺杂或都没掺杂也影响半导体器件(晶体管)的电性能和良率。
基于上述研究，本发明实施例提供了一种半导体器件。以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明实施例提供了一种半导体器件，包括：
多晶硅区、PMOS管有源区、P型离子掺杂区；
所述多晶硅区包括PMOS管多晶硅栅极区；
所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；
所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；
所述PMOS管有源区中形成有位于所述PMOS管多晶硅栅极两侧的PMOS管源、漏极。
本发明实施例的半导体器件可为单独的PMOS晶体管，如图1所示，包括多晶硅区10、PMOS管有源区20、P型离子掺杂区30。所述多晶硅区10包括PMOS管多晶硅栅极区101，所述PMOS管多晶硅栅极区101覆盖部分所述PMOS管有源区20；P型离子掺杂区30完全覆盖所述PMOS管有源区20和所述PMOS管多晶硅栅极区101；所述PMOS管有源区20中形成有位于所述PMOS管多晶硅栅极区101两侧的PMOS管源级201、PMOS管漏极202。所述PMOS管有源区20内还形成有接触孔区(203和204)，用于PMOS管晶体管的源级或漏极的引出。所述P型离子掺杂区30通过掺杂P型离子形成，掺杂P型离子的主要目的是掺杂位于所述PMOS管有源区20中所述PMOS管多晶硅栅极区101两侧的源区、漏区，从而形成PMOS管源级201、漏极202。为确保PMOS管多晶硅栅极区101两侧的源区、漏区充分掺杂，冗余设计原则，P型离子掺杂区30完全覆盖所述PMOS管有源区20，P型离子掺杂区30的面积大于PMOS管有源区20的面积。应当理解，在P型离子掺杂的过程中，位于PMOS管多晶硅栅极区101下方的PMOS管有源区20因有PMOS管多晶硅栅极区101的遮挡而不被掺杂。
本发明实施例中，所述P型离子掺杂区30完全覆盖所述PMOS管有源区20和所述PMOS管多晶硅栅极区101。所述PMOS管多晶硅栅极区101被所述P型离子掺杂区30完全覆盖，避免了在PMOS管多晶硅栅极区101形成SP/SN交界区域导致的一系列问题，从而提高半导体器件的电性能和良率。
具体的，所述多晶硅区10还包括第一多晶硅连线区102，所述第一多晶硅连线区102与所述PMOS管多晶硅栅极区101连接，单独的PMOS晶体管中，所述P型离子掺杂区30可覆盖所述第一多晶硅连线区102。一个半导体器件中可包括多个晶体管，所述第一多晶硅连线区102例如用于连接相邻的晶体管。
所述多晶硅区10还包括位于所述第一多晶硅连线区102的栅极接触孔区103，进一步的，在单独的PMOS晶体管中，所述P型离子掺杂区30还可覆盖所述栅极接触孔区103。后续工艺在所述栅极接触孔区103内填充金属形成插塞用于PMOS管多晶硅栅极区101的引出。
在单独的PMOS晶体管中，所述P型离子掺杂区30覆盖所述PMOS管多晶硅栅极区101、所述第一多晶硅连线区102和所述栅极接触孔区103，如此一来，整个多晶硅区10仅由P型离子掺杂区覆盖，即整个多晶硅区10仅掺杂注入一种类型的离子，性能稳定可靠，不存在SP/SN交界区域。
本发明实施例的半导体器件还可为CMOS晶体管。如图2所示，所述CMOS晶体管包括P型离子掺杂区60和N型离子掺杂区，所述N型离子掺杂区由所述P型离子掺杂区60在整个所述半导体器件内逻辑运算取反获得，即在整个所述半导体器件内P型离子掺杂区60以外的区域为N型离子掺杂区。所述N型离子掺杂区的作用主要是通过N型离子掺杂形成NMOS晶体管的源、漏区。
CMOS晶体管包括至少一个PMOS晶体管和至少一个NMOS晶体管。优选的，P型离子掺杂区60例如包括多个并行排列的PMOS晶体管，多个PMOS晶体管共用PMOS晶体管有源区51。N型离子掺杂区例如包括多个并行排列的NMOS晶体管，多个NMOS晶体管共用NMOS晶体管有源区52。
CMOS晶体管包括多晶硅区，多晶硅区包括PMOS管多晶硅栅极区401、NMOS管多晶硅栅极区404和第二多晶硅连线区402，所述PMOS管多晶硅栅极区401与所述NMOS管多晶硅栅极区404通过所述第二多晶硅连线区402连接。所述第二多晶硅连线区402上形成有栅极接触孔区403，所述P型离子掺杂区60覆盖部分所述栅极接触孔区403。后续工艺在所述栅极接触孔区403内填充金属形成插塞用于多晶硅栅极的引出。本实施例中，PMOS管多晶硅栅极区401、NMOS管多晶硅栅极区404、第二多晶硅连线区402以及栅极接触孔区403的掩膜图形可位于同一块掩模版上，以降低制作掩模版的费用。
如图2所示，本实施例的CMOS晶体管中，P型离子掺杂区(SP)60和N型离子掺杂区(SN)交界处不可避免的形成在第二多晶硅连线区402上，后期在第二多晶硅连线区402表面也会生长金属硅化物(例如硅化钴)，这个位置也会不可避免的出现因SP/SN交界导致的金属硅化物均匀性不好或断开问题，但是该问题不影响CMOS晶体管器件的性能，因为栅极接触孔区403通常后续填充有金属层，SP/SN交界位于栅极接触孔区403处，SP/SN交界处的电性连接通过填充在栅极接触孔区403的金属层实现电连接，SP/SN交界处金属硅化物的影响可以忽略不计。
所述PMOS管有源区51内，每个所述PMOS管多晶硅栅极401的两侧均形成有PMOS管源、漏极。PMOS晶体管有源区51内还形成有接触孔区(701和702)，用于PMOS晶体管的源级或漏极的引出。所述NMOS管有源区52内，每个所述NMOS管多晶硅栅极404的两侧均形成有NMOS管源、漏极。所述PMOS管多晶硅栅极区401覆盖部分所述PMOS管有源区51；所述P型离子掺杂区60完全覆盖所述PMOS管有源区51和所述PMOS管多晶硅栅极区401；所述NMOS管多晶硅栅极区404覆盖部分所述NMOS管有源区52。所述NMOS管有源区52内还形成有接触孔区(801和802)，用于NMOS晶体管的源级或漏极的引出。
本发明实施例的半导体器件为CMOS晶体管，CMOS晶体管中所述P型离子掺杂区60完全覆盖所述PMOS管有源区51和所述PMOS管多晶硅栅极区401，即PMOS晶体管的所述多晶硅栅极区401被所述P型离子掺杂区60完全覆盖，避免了在PMOS管多晶硅栅极区401形成SP/SN交界区域导致的一系列问题，如PMOS晶体管多晶硅栅极区的SP/SN交界处容易出现P型离子掺杂区和N型离子掺杂区交叠(都掺杂)或空隙(都没掺杂)，导致金属硅化物生长有问题(例如不均匀或断开)，导致半导体器件的压差很大，影响了半导体器件(晶体管)的电性能。从而提高半导体器件的电性能和良率。
本发明实施例还提供一种半导体器件的形成方法，如图3所示，包括：
提供半导体衬底，在所述半导体衬底上形成PMOS管有源区；
形成多晶硅区，所述多晶硅区包括PMOS管多晶硅栅极区，所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；
掺杂P型离子形成P型离子掺杂区，所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管有源区中位于所述PMOS管多晶硅栅极两侧的区域通过所述掺杂P型离子形成PMOS管源、漏极。
具体的，形成P型离子掺杂区包括：注入硼离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。
本发明实施例的半导体器件还可为CMOS晶体管，对应的半导体器件的形成方法还包括：在所述半导体衬底上形成PMOS管有源区的同时，还形成NMOS管有源区；具体的，在半导体衬底上依次形成氧化硅层和氮化硅层，通过光刻工艺图形化氧化硅层和氮化硅层以暴露出部分衬底，之后刻蚀部分厚度的暴露出的衬底以形成隔离浅槽，在隔离浅槽中填充氧化物形成浅槽隔离(STI)，去除衬底表面的氧化硅层和氮化硅层，浅槽隔离(STI)围成的衬底区域为有源区，相邻的有源区分别定义为PMOS管有源区和NMOS管有源区。
形成多晶硅区，多晶硅区包括PMOS管多晶硅栅极区401、NMOS管多晶硅栅极区404和第二多晶硅连线区402，所述PMOS管多晶硅栅极区401与所述NMOS管多晶硅栅极区404通过所述第二多晶硅连线区402连接。所述NMOS管多晶硅栅极区覆盖部分所述NMOS管有源区。具体的，在所述衬底上先生长栅氧化层，所述栅氧化层覆盖所述PMOS管有源区和NMOS管有源区，所述栅氧化层作为CMOS晶体管的栅绝缘层；接着，在所述栅氧化层上进行多晶硅淀积，可通过化学气相淀积(CVD)形成多晶硅层，随后通过光刻工艺图形化所述多晶硅层形成多晶硅区。
形成多晶硅区后，在所述PMOS管多晶硅栅极两侧和NMOS管多晶硅栅极两侧形成侧墙，所述侧墙的材质例如为氮化硅，所述侧墙精确定位PMOS管的源区和漏区的离子注入(掺杂)和NMOS管的源区和漏区的离子注入(掺杂)。
接着通过掺杂P型离子形成PMOS管源、漏极，通过掺杂N型离子形成NMOS管源、漏极，具体掺杂P型离子和掺杂N型离子的先后顺序不作限定，可根据实际工艺调整。
掺杂P型离子形成P型离子掺杂区，所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管有源区中位于所述PMOS管多晶硅栅极两侧的区域通过所述掺杂P型离子形成PMOS管源、漏极。具体的，先在N型离子掺杂区(SN)形成光阻层，避免N型离子掺杂区注入P型离子；接着，掺杂(注入)P型离子，例如注入硼离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。P型离子掺杂区注入了P型离子，所述PMOS管有源区中位于所述PMOS管多晶硅栅极两侧的区域通过所述掺杂P型离子形成PMOS管源、漏极。
掺杂N型离子形成N型离子掺杂区，所述N型离子掺杂区由所述P型离子掺杂区在整个所述半导体器件内逻辑运算取反获得；所述NMOS管有源区中位于所述NMOS管多晶硅栅极两侧的区域通过所述掺杂N型离子形成NMOS管源、漏极。具体的，先在P型离子掺杂区(SP)形成光阻层，避免P型离子掺杂区注入N型离子；接着，掺杂(注入)N型离子，例如注入磷离子或砷离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。N型离子掺杂区注入了N型离子，所述NMOS管有源区中位于所述NMOS管多晶硅栅极两侧的区域通过所述掺杂N型离子形成NMOS管源、漏极。
综上所述，本发明提供了一种半导体器件及其形成方法，所述半导体器件包括：PMOS管有源区、P型离子掺杂区；所述多晶硅区包括PMOS管多晶硅栅极区；所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管多晶硅栅极区被所述P型离子掺杂区完全覆盖，避免了在PMOS管多晶硅栅极区形成SP/SN交界区域导致的一系列问题(金属硅化物生长不均匀或断开问题)，从而提高半导体器件的电性能和良率。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件，其特征在于，包括：多晶硅区、PMOS管有源区、P型离子掺杂区；
所述多晶硅区包括PMOS管多晶硅栅极区、NMOS管多晶硅栅极区和第二多晶硅连线区；所述PMOS管多晶硅栅极区与所述NMOS管多晶硅栅极区通过所述第二多晶硅连线区连接；所述第二多晶硅连线区上形成有栅极接触孔区；
所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；
所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；
所述PMOS管有源区中形成有位于所述PMOS管多晶硅栅极两侧的PMOS管源、漏极；
所述半导体器件为CMOS晶体管，所述半导体器件还包括N型离子掺杂区；所述P型离子掺杂区与所述N型离子掺杂区交界处位于所述栅极接触孔区处。
2.如权利要求1所述的半导体器件，其特征在于，所述多晶硅区还包括第一多晶硅连线区，所述第一多晶硅连线区与所述PMOS管多晶硅栅极区连接，所述P型离子掺杂区覆盖所述第一多晶硅连线区。
3.如权利要求2所述的半导体器件，其特征在于，所述多晶硅区还包括位于所述第一多晶硅连线区的PMOS管栅极接触孔区，所述P型离子掺杂区覆盖所述PMOS管栅极接触孔区。
4.如权利要求1所述的半导体器件，其特征在于，所述N型离子掺杂区由所述P型离子掺杂区在整个所述半导体器件内逻辑运算取反获得。
5.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括NMOS管有源区，所述NMOS管有源区内形成有位于所述NMOS管多晶硅栅极两侧的NMOS管源、漏极。
6.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成PMOS管有源区；
形成多晶硅区，所述多晶硅区包括PMOS管多晶硅栅极区、NMOS管多晶硅栅极区和第二多晶硅连线区；所述PMOS管多晶硅栅极区与所述NMOS管多晶硅栅极区通过所述第二多晶硅连线区连接；所述第二多晶硅连线区上形成有栅极接触孔区；
所述PMOS管多晶硅栅极区覆盖部分所述PMOS管有源区；
掺杂P型离子形成P型离子掺杂区，所述P型离子掺杂区完全覆盖所述PMOS管有源区和所述PMOS管多晶硅栅极区；所述PMOS管有源区中位于所述PMOS管多晶硅栅极两侧的区域通过所述掺杂P型离子形成PMOS管源、漏极；
所述半导体器件为CMOS晶体管，所述方法还包括形成N型离子掺杂区；所述P型离子掺杂区与所述N型离子掺杂区交界处位于所述栅极接触孔区处。
7.如权利要求6所述的半导体器件的形成方法，其特征在于，掺杂P型离子形成P型离子掺杂区包括：注入硼离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。
8.如权利要求6所述的半导体器件的形成方法，其特征在于，
在所述半导体衬底上形成PMOS管有源区的同时，还形成NMOS管有源区；
形成多晶硅区，所述多晶硅区还包括NMOS管多晶硅栅极区，所述NMOS管多晶硅栅极区覆盖部分所述NMOS管有源区。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述半导体器件的形成方法还包括：
掺杂N型离子形成N型离子掺杂区，所述N型离子掺杂区由所述P型离子掺杂区在整个所述半导体器件内逻辑运算取反获得；
所述NMOS管有源区中位于所述NMOS管多晶硅栅极两侧的区域通过所述掺杂N型离子形成NMOS管源、漏极。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，掺杂N型离子形成N型离子掺杂区包括：注入磷离子或砷离子，注入的能量范围为20KeV至100KeV，注入的剂量范围为1E14/cm2至9E15/cm2。
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