CN111045981A - Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质 - Google Patents

Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质 Download PDF

Info

Publication number
CN111045981A
CN111045981A CN201911292421.5A CN201911292421A CN111045981A CN 111045981 A CN111045981 A CN 111045981A CN 201911292421 A CN201911292421 A CN 201911292421A CN 111045981 A CN111045981 A CN 111045981A
Authority
CN
China
Prior art keywords
delay
phase difference
linearity
calculating
quality
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911292421.5A
Other languages
English (en)
Inventor
王宏伟
张鹏
段霆
李湘锦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Union Memory Information System Co Ltd
Original Assignee
Shenzhen Union Memory Information System Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Union Memory Information System Co Ltd filed Critical Shenzhen Union Memory Information System Co Ltd
Priority to CN201911292421.5A priority Critical patent/CN111045981A/zh
Publication of CN111045981A publication Critical patent/CN111045981A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package

Abstract

本发明涉及SOC时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质；其中，方法，包括：将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；计算每一级延迟组件的输入端与输出端之间的相位差；将计算得出的若干相位差进行存储；将相邻两级延迟组件的相位差进行计算得到计数值；判断计数值是否在预设范围值内；若是，则延迟结构线性度质量合格；若否，则延迟结构线性度质量不合格，进行坏片分析。本发明可以实现量化判断，且不需要大量人工的参与，节约了测试成本。

Description

SOC时钟延迟结构线性度质量的判别方法、装置、计算机设备 及存储介质
技术领域
本发明涉及SOC时钟延迟结构线性度质量判别技术领域，更具体地说是指SOC时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质。
背景技术
在SOC(片上系统)设计中，对时钟相位要求比较高的IP(智权)通常会用到DelayLine(延迟线)结构，如DDR，ONFI等模块中有着广泛的应用；在不同的PVT(工艺/电压/温度)下，电路对这种延迟线结构的线性度要求很高，因此在不同的工作环境动态评估线性度是很有必要的；理论上在各种工作环境下这种结构的clock delay(时钟延迟)呈线性，如果测到的能够符合这个需求，则电路没问题；如果在某种环境下，偏离线性太多，就需要判断问题的根本原因所在。
现有的判别方法只能在测试机上进行，导致无法量化判断延迟线是否质量可靠，判别过程人工介入程度太多，且测试成本高。
发明内容
本发明的目的在于克服现有技术的缺陷，提供SOC时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质。
为实现上述目的，本发明采用于下技术方案：
SOC时钟延迟结构线性度质量的判别方法，包括以下步骤：
将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；
计算每一级延迟组件的输入端与输出端之间的相位差；
将计算得出的若干相位差进行存储；
将相邻两级延迟组件的相位差进行计算得到计数值；
判断计数值是否在预设范围值内；
若是，则延迟结构线性度质量合格；
若否，则延迟结构线性度质量不合格，进行坏片分析。
其进一步技术方案为：所述“计算每一级延迟组件的输入端与输出端之间的相位差”步骤中，相位差为10皮秒-30皮秒。
其进一步技术方案为：所述“将相邻两级延迟组件的相位差进行计算得到计数值”步骤中，将相邻两级延迟组件的相位差进行相减计算，以得到计数值。
其进一步技术方案为：所述预设范围值为相位差的-10％-10％。
SOC时钟延迟结构线性度质量的判别装置，包括：初始化单元，第一计算单元，存储单元，第二计算单元，及判断单元；
所述初始化单元，用于将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；
所述第一计算单元，用于计算每一级延迟组件的输入端与输出端之间的相位差；
所述存储单元，用于将计算得出的若干相位差进行存储；
所述第二计算单元，用于将相邻两级延迟组件的相位差进行计算得到计数值；
所述判断单元，用于判断计数值是否在预设范围值内；若是，则延迟结构线性度质量合格；若否，则延迟结构线性度质量不合格，进行坏片分析。
其进一步技术方案为：所述第一计算单元中，相位差为10皮秒-30皮秒。
其进一步技术方案为：所述第二计算单元中，将相邻两级延迟组件的相位差进行相减计算，以得到计数值。
其进一步技术方案为：所述预设范围值为相位差的-10％-10％。
一种计算机设备，所述计算机设备包括存储器及处理器，所述存储器上存储有计算机程序，所述处理器执行所述计算机程序时实现如上述所述的SOC时钟延迟结构线性度质量的判别方法。
一种存储介质，所述存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被处理器执行时可实现如上述所述的SOC时钟延迟结构线性度质量的判别方法。
本发明与现有技术相比的有益效果是：通过将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0，计算每一级延迟组件的输入端与输出端之间的相位差，将计算得出的若干相位差进行存储，然后将相邻两级延迟组件的相位差进行相减计算得到计数值，再判断计数值是否在预设范围值内，若是，则延迟结构线性度质量合格，若否，则延迟结构线性度质量不合格，进行坏片分析；可以实现量化判断，且不需要大量人工的参与，节约了测试成本。
下面结合附图和具体实施例对本发明作进一步描述。
附图说明
为了更清楚地说明本发明实施例技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的SOC时钟延迟结构线性度质量的判别方法的流程示意图；
图2为本发明实施例提供的SOC延迟线的结构示意图；
图3为本发明实施例提供的延迟组件的结构示意图；
图4为本发明实施例提供的SOC时钟延迟结构线性度质量的判别装置的示意性框图；
图5为本发明实施例提供的计算机设备的示意性框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图1到图5所示的具体实施例，其中，请参阅图1至图3所示，本发明公开了一种SOC时钟延迟结构线性度质量的判别方法，包括以下步骤：
S1，将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；
S2，计算每一级延迟组件的输入端与输出端之间的相位差；
其中，在本实施例中，通过电路中已有的鉴相器鉴出相位差，相位差为10皮秒-30皮秒。
S3，将计算得出的若干相位差进行存储；
S4，将相邻两级延迟组件的相位差进行计算得到计数值；
其中，将相邻两级延迟组件的相位差进行相减计算，以得到计数值。
S5，判断计数值是否在预设范围值内；
其中，在本实施例中，所述预设范围值为相位差的-10％-10％，这个范围值可以根据实际需要进行自定义设定，扩大了运用场景。
S6，若是，则延迟结构线性度质量合格；
S7，若否，则延迟结构线性度质量不合格，进行坏片分析。
请参阅图2至图3所示，本发明提供的具体实施例，利用电路中已有的鉴相器把延迟线鉴出的相位差进行存储，然后对使能相邻两级的延迟组件求差，求出的差由判决电路判断是否在预设范围值内；详细如下：使能组件0，计算得到输入端和输出端的相位差0；使能组件1，计算得到输入端和输出端的相位差1，然后把这两个相位差相减得到值相位差计数值01；用相同方法得到相位差计数值12……再用硬件电路判断相位差计数值01和相位差计数值12是否在预设范围值内，即可判断芯片中的这种结构质量是否合格。
上述结构的判断电路可以迭代使用，因此在电路实现上开销并不大，易于实现，前述的预设范围值可以预先写入，从而实现动态判断范围的定义。
本发明通过将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0，计算每一级延迟组件的输入端与输出端之间的相位差，将计算得出的若干相位差进行存储，然后将相邻两级延迟组件的相位差进行相减计算得到计数值，再判断计数值是否在预设范围值内，若是，则延迟结构线性度质量合格，若否，则延迟结构线性度质量不合格，进行坏片分析；可以实现量化判断，且不需要大量人工的参与，节约了测试成本。
本发明的判别方法适用于所有的有Delay Line(延迟线)的IP的相关部分评估，如DDR、ONFI、RNG等模块，针对不同的PVT(工艺/电压/温度)下，测试均可有效。
请参阅图4所示，本发明还公开了一种SOC时钟延迟结构线性度质量的判别装置，包括：初始化单元10，第一计算单元20，存储单元30，第二计算单元40，及判断单元50；
所述初始化单元10，用于将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；
所述第一计算单元20，用于计算每一级延迟组件的输入端与输出端之间的相位差；
所述存储单元30，用于将计算得出的若干相位差进行存储；
所述第二计算单元40，用于将相邻两级延迟组件的相位差进行计算得到计数值；
所述判断单元50，用于判断计数值是否在预设范围值内；若是，则延迟结构线性度质量合格；若否，则延迟结构线性度质量不合格，进行坏片分析。
其中，所述第一计算单元20中，相位差为10皮秒-30皮秒。
其中，所述第二计算单元40中，将相邻两级延迟组件的相位差进行相减计算，以得到计数值。
进一步地，所述预设范围值为相位差的-10％-10％。
需要说明的是，所属领域的技术人员可以清楚地了解到，上述SOC时钟延迟结构线性度质量的判别装置和各单元的具体实现过程，可以参考前述方法实施例中的相应描述，为了描述的方便和简洁，在此不再赘述。
上述SOC时钟延迟结构线性度质量的判别装置可以实现为一种计算机程序的形式，该计算机程序可以在如图5所示的计算机设备上运行。
请参阅图5，图5是本申请实施例提供的一种计算机设备的示意性框图；该计算机设备500可以是终端，也可以是服务器，其中，终端可以是智能手机、平板电脑、笔记本电脑、台式电脑、个人数字助理和穿戴式设备等具有通信功能的电子设备。服务器可以是独立的服务器，也可以是多个服务器组成的服务器集群。
参阅图5，该计算机设备500包括通过系统总线501连接的处理器502、存储器和网络接口505，其中，存储器可以包括非易失性存储介质503和内存储器504。
该非易失性存储介质503可存储操作系统5031和计算机程序5032。该计算机程序5032包括程序指令，该程序指令被执行时，可使得处理器502执行一种SOC时钟延迟结构线性度质量的判别方法。
该处理器502用于提供计算和控制能力，以支撑整个计算机设备500的运行。
该内存储器504为非易失性存储介质503中的计算机程序5032的运行提供环境，该计算机程序5032被处理器502执行时，可使得处理器502执行一种SOC时钟延迟结构线性度质量的判别方法。
该网络接口505用于与其它设备进行网络通信。本领域技术人员可以理解，图5中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备500的限定，具体的计算机设备500可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
应当理解，在本申请实施例中，处理器502可以是中央处理单元(CentralProcessing Unit，CPU)，该处理器502还可以是其他通用处理器、数字信号处理器(DigitalSignal Processor，DSP)、专用集成电路(Application Specific IntegratedCircuit，ASIC)、现成可编程门阵列(Field-Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。其中，通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。
本领域普通技术人员可以理解的是实现上述实施例的方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成。该计算机程序包括程序指令，计算机程序可存储于一存储介质中，该存储介质为计算机可读存储介质。该程序指令被该计算机系统中的至少一个处理器执行，以实现上述方法的实施例的流程步骤。
因此，本发明还提供一种存储介质。该存储介质可以为计算机可读存储介质。该存储介质存储有计算机程序，其中计算机程序包括程序指令，所述程序指令当被处理器执行时可实现上述的SOC时钟延迟结构线性度质量的判别方法。
所述存储介质可以是U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、磁碟或者光盘等各种可以存储程序代码的计算机可读存储介质。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
在本发明所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的。例如，各个单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式。例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。
本发明实施例方法中的步骤可以根据实际需要进行顺序调整、合并和删减。本发明实施例装置中的单元可以根据实际需要进行合并、划分和删减。另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。
该集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，终端，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。
上述仅以实施例来进一步说明本发明的技术内容，以便于读者更容易理解，但不代表本发明的实施方式仅限于此，任何依本发明所做的技术延伸或再创造，均受本发明的保护。本发明的保护范围以权利要求书为准。

Claims (10)

1.SOC时钟延迟结构线性度质量的判别方法，其特征在于，包括以下步骤：
将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；
计算每一级延迟组件的输入端与输出端之间的相位差；
将计算得出的若干相位差进行存储；
将相邻两级延迟组件的相位差进行计算得到计数值；
判断计数值是否在预设范围值内；
若是，则延迟结构线性度质量合格；
若否，则延迟结构线性度质量不合格，进行坏片分析。
2.根据权利要求1所述的SOC时钟延迟结构线性度质量的判别方法，其特征在于，所述“计算每一级延迟组件的输入端与输出端之间的相位差”步骤中，相位差为10皮秒-30皮秒。
3.根据权利要求2所述的SOC时钟延迟结构线性度质量的判别方法，其特征在于，所述“将相邻两级延迟组件的相位差进行计算得到计数值”步骤中，将相邻两级延迟组件的相位差进行相减计算，以得到计数值。
4.根据权利要求3所述的SOC时钟延迟结构线性度质量的判别方法，其特征在于，所述预设范围值为相位差的-10％-10％。
5.SOC时钟延迟结构线性度质量的判别装置，其特征在于，包括：初始化单元，第一计算单元，存储单元，第二计算单元，及判断单元；
所述初始化单元，用于将若干相邻排列的延迟组件中的第一级延迟组件进行初始化为0；
所述第一计算单元，用于计算每一级延迟组件的输入端与输出端之间的相位差；
所述存储单元，用于将计算得出的若干相位差进行存储；
所述第二计算单元，用于将相邻两级延迟组件的相位差进行计算得到计数值；
所述判断单元，用于判断计数值是否在预设范围值内；若是，则延迟结构线性度质量合格；若否，则延迟结构线性度质量不合格，进行坏片分析。
6.根据权利要求5所述的SOC时钟延迟结构线性度质量的判别装置，其特征在于，所述第一计算单元中，相位差为10皮秒-30皮秒。
7.根据权利要求6所述的SOC时钟延迟结构线性度质量的判别装置，其特征在于，所述第二计算单元中，将相邻两级延迟组件的相位差进行相减计算，以得到计数值。
8.根据权利要求7所述的SOC时钟延迟结构线性度质量的判别装置，其特征在于，所述预设范围值为相位差的-10％-10％。
9.一种计算机设备，其特征在于，所述计算机设备包括存储器及处理器，所述存储器上存储有计算机程序，所述处理器执行所述计算机程序时实现如权利要求1-4中任一项所述的SOC时钟延迟结构线性度质量的判别方法。
10.一种存储介质，其特征在于，所述存储介质存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被处理器执行时可实现如权利要求1-4中任一项所述的SOC时钟延迟结构线性度质量的判别方法。
CN201911292421.5A 2019-12-16 2019-12-16 Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质 Pending CN111045981A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911292421.5A CN111045981A (zh) 2019-12-16 2019-12-16 Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911292421.5A CN111045981A (zh) 2019-12-16 2019-12-16 Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质

Publications (1)

Publication Number Publication Date
CN111045981A true CN111045981A (zh) 2020-04-21

Family

ID=70236490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911292421.5A Pending CN111045981A (zh) 2019-12-16 2019-12-16 Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质

Country Status (1)

Country Link
CN (1) CN111045981A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437553B1 (en) * 2000-09-29 2002-08-20 Agilenttechnologies, Inc. Method for delay line linearity testing
US20160149563A1 (en) * 2014-11-20 2016-05-26 SK Hynix Inc. Semiconductor device
US20170270984A1 (en) * 2016-03-21 2017-09-21 Huawei Technologies Co., Ltd. Data Reading Circuit
CN109298240A (zh) * 2017-07-25 2019-02-01 株式会社索思未来 相位测量电路系统
CN109425844A (zh) * 2017-08-30 2019-03-05 北京智云芯科技有限公司 一种数据采样的校准方法和系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437553B1 (en) * 2000-09-29 2002-08-20 Agilenttechnologies, Inc. Method for delay line linearity testing
US20160149563A1 (en) * 2014-11-20 2016-05-26 SK Hynix Inc. Semiconductor device
US20170270984A1 (en) * 2016-03-21 2017-09-21 Huawei Technologies Co., Ltd. Data Reading Circuit
CN109298240A (zh) * 2017-07-25 2019-02-01 株式会社索思未来 相位测量电路系统
CN109425844A (zh) * 2017-08-30 2019-03-05 北京智云芯科技有限公司 一种数据采样的校准方法和系统

Similar Documents

Publication Publication Date Title
US7479908B2 (en) Semiconductor device including A/D converter
JP2019511730A (ja) 自己参照オンダイ電圧降下検出器
CN112564117B (zh) 一种电压暂降治理方法、电压暂降治理装置及终端设备
CN112363044B (zh) 一种芯片分级方法及装置
Bertrand et al. Flexible parametric approach to classical measurement error variance estimation without auxiliary data
CN115841046A (zh) 基于维纳过程的加速退化试验数据处理方法和装置
CN110991761A (zh) 一种供热负荷预测方法及装置
CN113946983A (zh) 产品可靠性薄弱环节评估方法、装置和计算机设备
CN112241615B (zh) 一种数据平衡性时序的检测方法、系统及电子设备
CN113740693A (zh) 器件性能测试方法、装置、存储介质和电子设备
US10819368B2 (en) Method for compressing and restoring time series data
CN111045981A (zh) Soc时钟延迟结构线性度质量的判别方法、装置、计算机设备及存储介质
JP5398113B2 (ja) デジタル信号を受信するように構成されたプロセッサ、及び、受信したデジタル信号の品質を判別する方法（デジタル・システムにおける信号品質の動的判別）
CN107990929B (zh) 滤波时间常数的控制方法及装置、计算机装置、存储介质
EP4310701A1 (en) Homogenization conversion method and apparatus for detection of same index by different devices, and electronic device
CN113449422B (zh) 处理测试数据的方法、装置、设备及存储介质
Chun Designing repetitive screening procedures with imperfect inspections: An empirical Bayes approach
CN105067994A (zh) 定位片上系统时序逻辑错误、错误率计算及其应用方法
US20230004153A1 (en) Diagnosing device, diagnosing method, and program
CN111597096B (zh) 一种基准测试方法、系统及终端设备
US10789116B2 (en) Method for determining location where memory error occurs
US20140163917A1 (en) Multi-sensing-elements calibration system, multi-sensing-elements calibration method and recording medium
US20040215437A1 (en) System and method for improved accuracy of standard cell timing models
JP6304951B2 (ja) 半導体装置の試験プログラム、試験装置及び試験方法
CN111860164B (zh) 低速起搏检测方法、装置及存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination