CN111030700A - 一种输出序列长度与输入无关的低杂散mash δς调制器 - Google Patents

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Abstract

本发明公开了一种输出序列长度与输入无关的低杂散MASH ΔΣ调制器，包括输入检测模块、第一EFM单元EFM 1a、第二EFM单元EFM 1b、第三EFM单元S‑EFM 2、第四EFM单元S‑EFM 3、噪声消除逻辑模块；将总的输入序列x[n]作为输入检测模块的输入信号，输入检测模块的第一和第二输出信号分别作为第一EFM单元EFM 1a的第一和第二输入信号，且输入检测模块的第三输出信号作为第二EFM单元EFM 1b的第二输入信号；第一EFM单元EFM 1a的第一输出信号分别作为噪声消除逻辑模块的第一输入信号和第二EFM单元EFM 1b的第一输入信号，以及将噪声消除逻辑模块的输出信号为总的输出信号y[n]以输出。本发明仅增加较小的硬件开销，实现了和输入无关的最大输出序列长度，降低了输出杂散。

Description

一种输出序列长度与输入无关的低杂散MASH ΔΣ调制器
技术领域
本发明涉及一种输出序列长度与输入无关的低杂散MASHΔΣ调制器，属于ΔΣ调制器的技术领域。
背景技术
ΔΣ调制器应用于频率综合、模数转换等电路当中，其可将精度较高的输入数据转换成一串精度较低的数据序列，输出数据序列的平均值与输入数据相同。通过ΔΣ调制器，有限的电路资源可以实现较高的分辨率。
多级噪声整形(Multistage noise-shaping，简称MASH)结构的ΔΣ调制器因其固有的稳定性被广泛采用。MASH调制器输出序列长度是输出序列随机性的标志，随机性越高则杂散越小。输出序列的中包含的频率成分会直接影响应用整体的频谱纯度，因此降低输出杂散一直是研究热点。增加随机成分的注入可以提升输出序列的随机性，然而，这类方法通常伴随着硬件开销的增加。另一方面，输出序列的长度通常会受到输入值的影响，杂散水平的不统一也增加了周围电路的设计难度。因此，研究一种用较小的硬件开销来实现与输入序列无关的最长输出序列长度，以降低杂散的MASHΔΣ调制器结构至关重要。
发明内容
本发明所要解决的技术问题在于，解决现有的MASHΔΣ调制器的输出序列的长度通常会受到输入值的影响，影响最长输出序列长度导致输出杂散的问题，提供一种输出序列长度与输入无关的低杂散MASHΔΣ调制器，仅增加较小的硬件开销，实现了和输入无关的最大输出序列长度，降低了输出杂散。
本发明具体采用以下技术方案解决上述技术问题：
一种输出序列长度与输入无关的低杂散MASHΔΣ调制器，包括输入检测模块、第一EFM单元EFM 1a、第二EFM单元EFM 1b、第三EFM单元S-EFM 2、第四EFM单元S-EFM 3、噪声消除逻辑模块；
其中，将总的输入序列x[n]作为输入检测模块的输入信号，输入检测模块的第一和第二输出信号分别作为第一EFM单元EFM 1a的第一和第二输入信号，且输入检测模块的第三输出信号作为第二EFM单元EFM 1b的第二输入信号；第一EFM单元EFM 1a的第一输出信号分别作为噪声消除逻辑模块的第一输入信号和第二EFM单元EFM 1b的第一输入信号，且第一EFM单元EFM 1a的第二输出信号左移j位后作为第三EFM单元S-EFM 2的第一输入信号；第二EFM单元EFM 1b的输出信号作为第三EFM单元S-EFM 2的第二输入信号，第三EFM单元S-EFM 2的第一输出信号分别作为噪声消除逻辑模块的第二输入信号和第四EFM单元S-EFM 3的第二输入信号，且第三EFM单元S-EFM 2的第二输出信号作为第四EFM单元S-EFM 3的第一输入信号；第四EFM单元S-EFM 3的输出信号作为噪声消除逻辑模块的第三输入信号，以及将噪声消除逻辑模块的输出信号为总的输出信号y[n]以输出。
进一步地，作为本发明的一种优选技术方案：所述第一EFM单元EFM 1a中累加器位宽根据输入检测模块的第二输出信号k重构，位宽为k；第二EFM单元EFM 1b中累加器位宽根据输入检测模块的第三输出信号j重构，位宽为j，其中j＝w-k，w为总的输入序列x[n]的位宽；第三EFM单元S-EFM 2中累加器的位宽为w；第四EFM单元S-EFM 3中累加器的位宽为w。
本发明采用上述技术方案，能产生如下技术效果：
本发明的输出序列长度与输入无关的低杂散MASHΔΣ调制器，在经典前馈型MASH结构的基础上，通过引入一个与输入相关的增益，来弥补因输入造成的输出序列长度的损失，使得在任何输入情况下，输出序列长度都可以达到结构所允许的最大值，以降低输出杂散。另外，输入相关的增益通过充分利用第一级EFM单元EFM 1a中的累加实现，不会引入额外的高频硬件单元。本发明用较小的硬件开销，实现了输出序列长度在任何输入下的最大化，降低了输出杂散。
附图说明
图1为本发明输出序列长度与输入无关的低杂散MASHΔΣ调制器的结构示意图。
图2为本发明以5位输入为例的输出序列自相关性仿真结果，其中(a)输入为16，(b)输入为18。
图3为本发明以5位输入为例的量化噪声功率谱密度仿真仿真结果，其中(a)输入为16，(b)输入为18。
具体实施方式
下面结合说明书附图对本发明的实施方式进行描述。
如图1所示，本发明设计了一种输出序列长度与输入无关的低杂散MASHΔΣ调制器，包括输入检测模块、第一EFM单元EFM 1a、第二EFM单元EFM 1b、第三EFM单元S-EFM 2、第四EFM单元S-EFM 3、噪声消除逻辑模块。所述四个EFM单元均可以为现有的误差反馈单元Error feedback modulator。
其中，将总的输入序列x[n]作为输入检测模块的输入信号，输入检测模块的第一输出信号xk[n]作为第一EFM单元EFM 1a的第一输入信号，输入检测模块的第二输出信号k作为第一EFM单元EFM 1a的第二输入信号，且输入检测模块的第三输出信号j作为第二EFM单元EFM 1b的第二输入信号；第一EFM单元EFM 1a的第一输出信号y1[n]分别作为噪声消除逻辑模块的第一输入信号和第二EFM单元EFM 1b的第一输入信号，且第一EFM单元EFM 1a的第二输出信号-e1[n]左移j位后作为第三EFM单元S-EFM 2的第一输入信号；第二EFM单元EFM 1b的输出信号作为第三EFM单元S-EFM 2的第二输入信号，第三EFM单元S-EFM 2的第一输出信号y2[n]分别作为噪声消除逻辑模块的第二输入信号和第四EFM单元S-EFM 3的第二输入信号，且第三EFM单元S-EFM 2的第二输出信号-e2[n]作为第四EFM单元S-EFM 3的第一输入信号；第四EFM单元S-EFM 3的输出信号y3[n]作为噪声消除逻辑模块的第三输入信号，以及将噪声消除逻辑模块的输出信号为总的输出信号y[n]以输出。
并且，所述总的输入序列x[n]为位宽是w的数字长信号，经输入检测模块去除末尾连续0后记为xk[n]，xk[n]的位宽为k。输入检测模块基于优先编码器，优先编码器输出末尾连续0的长度j,k＝w-j,xk[n]为x[n]的前k位。
所述第一EFM单元EFM 1a中累加器位宽根据输入检测模块的第二输出信号k重构，位宽为k；第二EFM单元EFM 1b中累加器位宽根据输入检测模块的第三输出信号j重构，位宽为j，其中j＝w-k，w为总的输入序列x[n]的位宽；第三EFM单元S-EFM 2中累加器的位宽为w；第四EFM单元S-EFM 3中累加器的位宽为w。
基于上述结构，第一EFM单元EFM 1a在z域的传递函数如式(1-1)所示：
Figure BDA0002321689850000031
其中，z-1表示一个时钟周期的延迟，E1a(z)表示第一EFM单元EFM 1a的量化噪声。输入检测模块去除末尾连续0后的输出xk[n]变换到z域后为X(z)。
第三EFM单元S-EFM 2在z域表达式如式(1-2)所示：
Figure BDA0002321689850000041
其中，E1b(z)表示第二EFM单元EFM 1b的量化噪声，E2(z)表示第三EFM单元S-EFM 2的量化噪声。
第四EFM单元S-EFM 3在z域的传递函数如式(1-3)所示：
Figure BDA0002321689850000042
其中，E3(z)表示第四EFM单元S-EFM 3的量化噪声。
由Y1a(z),Y2(z)和Y3(z)都作为噪声消除模块的输入，噪声消除模块的输出即总输出在z域的表达式为：
Y(z)＝Y1a(z)+(1-z-1)Y2(z)+(1-z-1)2Y3(z) (1-4)
带入(1-1)(1-2)(1-3)，式(1-4)可改写成：
Figure BDA0002321689850000043
式(1-5)中第三到六项的系数均较小，又由于它们都是量化噪声，更具噪声掩埋效应，第三到六项可以被第二项覆盖，因此可以忽略。最终，本发明中输出序列长度与输入无关的低杂散MASHΔΣ调制器的信号传递函数为1/2w，噪声传递函数为(1-z-1)3/2w。可以看出，该结构可以保留输入信号，并且对量化噪声具有三阶滤波的作用。
如图2所示，为本发明以5位输入为例的输出序列自相关性仿真结果，其中(a)输入值为16，(b)输入值为18。在这两种输入情况小，输出序列长度均可以达到5位三阶MASH结构的最大值，即(25)3＝32768。
如图3所示，为本发明以5位输入为例的量化噪声功率谱密度仿真仿真结果，其中(a)输入值为16，(b)输入值为18。其中黑色实线为理想的三阶功率谱参考线，可以看出，在任何输入下，本发明的结构对量化噪声有三阶滤波较好，且在功率谱上没有明显的空闲音成分。
综上，本发明的输出序列长度与输入无关的低杂散MASHΔΣ调制器，通过引入输入相关的增益，来弥补因输入造成的输出序列长度的损失。另外，输入相关的增益通过充分利用第一级EFM单元EFM 1a中的累加实现，不会引入额外的高频硬件单元。本发明用较小的硬件开销，实现了输出序列长度在任何输入下的最大化。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (2)

1.一种输出序列长度与输入无关的低杂散MASHΔΣ调制器，其特征在于，包括输入检测模块、第一EFM单元EFM 1a、第二EFM单元EFM 1b、第三EFM单元S-EFM 2、第四EFM单元S-EFM 3、噪声消除逻辑模块；
其中，将总的输入序列x[n]作为输入检测模块的输入信号，输入检测模块的第一和第二输出信号分别作为第一EFM单元EFM 1a的第一和第二输入信号，且输入检测模块的第三输出信号作为第二EFM单元EFM 1b的第二输入信号；第一EFM单元EFM 1a的第一输出信号分别作为噪声消除逻辑模块的第一输入信号和第二EFM单元EFM 1b的第一输入信号，且第一EFM单元EFM 1a的第二输出信号左移j位后作为第三EFM单元S-EFM 2的第一输入信号；第二EFM单元EFM 1b的输出信号作为第三EFM单元S-EFM 2的第二输入信号，第三EFM单元S-EFM2的第一输出信号分别作为噪声消除逻辑模块的第二输入信号和第四EFM单元S-EFM 3的第二输入信号，且第三EFM单元S-EFM 2的第二输出信号作为第四EFM单元S-EFM 3的第一输入信号；第四EFM单元S-EFM 3的输出信号作为噪声消除逻辑模块的第三输入信号，以及将噪声消除逻辑模块的输出信号为总的输出信号y[n]以输出。
2.根据权利要求1所述输出序列长度与输入无关的低杂散MASHΔΣ调制器，其特征在于：所述第一EFM单元EFM 1a中累加器位宽根据输入检测模块的第二输出信号k重构，位宽为k；第二EFM单元EFM 1b中累加器位宽根据输入检测模块的第三输出信号j重构，位宽为j，其中j＝w-k，w为总的输入序列x[n]的位宽；第三EFM单元S-EFM 2中累加器的位宽为w；第四EFM单元S-EFM 3中累加器的位宽为w。
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陈静涛: "一种新的适用于小数分频技术delta-sigma调制器结构", 《硅谷》 *

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