CN110998831A - 具有限定的止裂边缘延伸的压缩夹层 - Google Patents
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Abstract
一种半导体器件包括:衬底;结构化夹层,在衬底上并且具有限定的边缘;以及结构化金属化,在结构化夹层上并且也具有限定的边缘。结构化夹层的每个限定边缘与结构化金属化的限定边缘之一相邻,并且在与结构化金属化的相邻限定边缘相同的方向上延伸。结构化夹层的每个限定边缘延伸超出结构化金属化的相邻限定边缘至少0.5微米,使得结构化金属化的每个限定边缘在到达结构化夹层的相邻限定边缘之前终止。结构化夹层在室温下具有压缩残余应力。
Description
本申请涉及半导体器件,具体地,防止从半导体器件的金属化(metallization)边缘开始的裂纹扩展。
当厚(例如>5μm)且硬(高E模量/高屈服应力)的金属化堆叠(诸如厚Cu、Al和Au功率金属)被引入半导体器件中以例如实现特定的互连解决方案或改善热性能时,由于任何足够大的温度变化,在金属层的任何膜终止自由边缘附近出现高应力。这种应力由于金属膜和下面的衬底(例如半导体材料或夹层电介质)之间的热膨胀系数(CTE)的不匹配而出现。温度变化可以出现在器件处理期间(例如,在退火步骤之后冷却到室温期间)或者在最终器件的使用期间(例如,在过载条件下的切换操作期间的功率耗散)。自由边缘是由具有限定的线和有限大小的板的图案化功率金属化的要求而创建的。
每当拉伸应力出现在金属边缘下方并因此在衬底(例如基于SiO2-或Si3N4的夹层电介质,或半导体衬底本身)中,都会在下面的脆性层中产生裂纹。这通常是在冷却阶段(例如从典型为400℃退火到室温)期间的情况,如果膜的CTE大于衬底的CTE的话,实际上总是这种情况。
为了避免生产期间的裂纹,而在金属沉积之后降低温度预算(例如,至300℃退火),或者利用具有降低的硬度的金属(例如,具有较低屈服应力的铝,而不是较硬的铜)。两种措施都严重限制了技术,并且可能导致不利的副作用。因此,期望改进的止裂措施。
根据半导体器件的一个实施例,半导体器件包括衬底、衬底上的结构化夹层和在结构化夹层上的结构化金属化。结构化夹层具有限定的边缘,如同结构化金属化那样。结构化夹层的每个限定边缘与结构化金属化的限定边缘之一相邻,并且在与结构化金属化的相邻限定边缘相同的方向上延伸。结构化夹层的每个限定边缘延伸超出结构化金属化的相邻限定边缘至少0.5微米,使得结构化金属化的每个限定边缘在到达结构化夹层的相邻限定边缘之前终止。结构化夹层在室温下具有压缩残余应力。
根据制造半导体器件的方法的一个实施例,该方法包括:在衬底上形成结构化夹层,所述结构化夹层具有限定的边缘;以及在结构化夹层上形成结构化金属化,所述结构化金属化具有限定的边缘,其中形成结构化夹层,使得结构化夹层的每个限定的边缘与结构化金属化的限定的边缘之一相邻,并且在与结构化金属化的相邻限定的边缘相同的方向上延伸,其中形成结构化夹层,使得结构化夹层的每个限定的边缘延伸超出结构化金属化的相邻限定的边缘至少0.5微米,并且结构化金属化的每个限定的边缘在到达结构化夹层的相邻限定的边缘之前终止,并且其中结构化夹层在室温下具有压缩残余应力。
本领域技术人员在阅读以下详细描述并查看附图后将认识到附加的特征和优点。
附图中的元素不一定相对于彼此按比例绘制。相同的附图标记表示对应的类似部分。各种所示实施例的特征可以被组合,除非它们彼此排斥。实施例在附图中描绘并在以下的说明书中详述。
图1示出具有结构化压缩夹层的半导体器件的一个实施例的局部截面图,该结构化压缩夹层具有限定的止裂边缘延伸;
图2示出图1所示的半导体器件的一部分的对应的俯视图;
图3示出具有结构化压缩夹层的半导体器件的另一实施例的局部截面图,该结构化压缩夹层具有限定的止裂边缘延伸;
图4示出具有结构化压缩夹层的半导体器件的又一实施例的局部截面图,该结构化压缩夹层具有限定的止裂边缘延伸;
图5A至5D示出制造具有结构化压缩夹层的半导体器件的方法的一个实施例,该结构化压缩夹层具有限定的止裂边缘延伸;
图6A到6E示出制造具有结构化压缩夹层的半导体器件的方法的另一实施例,该结构化压缩夹层具有限定的止裂边缘延伸;
图7A到7E示出制造具有结构化压缩夹层的半导体器件的方法的又一实施例,该结构化压缩夹层具有限定的止裂边缘延伸;
图8A到8E示出了制造具有结构化压缩夹层的半导体器件的方法的又一实施例,该结构化压缩夹层具有限定的止裂边缘延伸。
本文所述的实施例提供了具有限定的止裂边缘延伸的结构化压缩夹层。结构化夹层降低了裂纹可能性,而不必改变器件制造工艺的温度分布、上覆金属化的性质或下面的衬底的拓扑。这是通过将具有合适厚度和室温下的压缩残余应力的鲁棒的、高断裂强度的结构化夹层放置在上覆金属和下面的脆性层之间来实现的。结构化夹层延伸超出上覆金属的限定边缘限定的量,在本文中也称为重叠。结构化夹层扩散了从金属化的限定边缘传出的拉伸应力,从而减小了下面衬底中的峰值应力。结构化夹层的压缩残余应力抵消了由冷却引起的拉伸应力,因此抵抗了破裂(脆性材料的断裂强度在压缩下通常比在拉伸下大得多)。结构化夹层通过固定的延伸(重叠)有效地将金属化边缘与衬底和衬底拓扑分离。因此,裂纹关键(critical)拓扑(例如具有槽的衬底表面)被应力分布层覆盖并因此受其保护,或者在未被覆盖时被提供有距自由金属边缘的安全重叠距离。
图1示出了具有结构化压缩夹层100的半导体器件的局部截面图,该夹层具有限定的止裂边缘延伸102。
图2示出了图1所示的半导体器件的一部分的对应的俯视图。
结构化夹层100形成在衬底104上,并且具有限定的边缘106。在一个实施例中,下面的衬底104是半导体衬底,诸如Si、Si上的GaN、SiC上的GaN、蓝宝石上的GaN、SiC等。在另一个实施例中,下面的衬底104是夹层电介质,诸如基于SiO2的夹层电介质、基于Si3N4的夹层电介质等。在任一情况下,半导体器件还具有在结构化夹层100上的结构化金属化108。金属化108可以根据需要被结构化(图案化),并且具有限定的边缘110。结构化金属化108连同结构化夹层100一起可以涂敷在衬底104的正面或背面上。结构化金属化108可以包括单层或多层(多于一层)的金属。在一些情况下,结构化金属化108是厚(例如>5μm)且硬(高E模量/高屈服应力)的金属化,诸如用于功率半导体器件的厚Cu、Al或Au功率金属。然而,结构化金属化108不需要是功率半导体器件的功率金属化,而作为代替可以例如在高级CMOS设计的情况下更薄。
考虑了各种金属化/夹层组合。例如,结构化金属化108可以包括Cu,并且结构化夹层100可以包括Ti、TiW、W和Ta中的至少一种。在另一实施例中,结构化金属化108包括Al或Al合金,并且结构化夹层100包括Ti、TiN和W中的至少一种。在又一实施例中,结构化金属化108包括Au,并且结构化夹层100包括与Au兼容的任何合适的阻挡层和/或粘附促进层。至少用于Cu和Al金属系的常见阻挡层是TiW,其可以是压缩的或拉伸的,这取决于沉积参数的选择。因此,如果结构化夹层100包括单层TiW,则TiW层应被沉积以便在室温下具有压缩残余应力。又其他金属化/夹层组合也是可能的。
在每种情况下,结构化夹层100在室温下具有总体压缩残余应力。例如,结构化夹层100可以包括在室温下具有压缩残余应力的单层。在另一个实施例中,结构化夹层100可以包括拉伸层和压缩层的组合,但在室温下总体上具有总体压缩残余应力。例如,至少一层在室温下可以具有压缩残余应力,并且至少另一层在室温下可以具有拉伸残余应力。然而,尽管存在一个或多个拉伸层,这种复合结构化夹层100的总体残余应力在室温下仍然是压缩的。
不管半导体器件(功率器件、逻辑器件等)的类型和金属化/夹层组合如何,结构化夹层100的每个限定边缘106都与结构化金属化108的限定边缘110之一相邻,并且在与结构化金属化108的相邻限定边缘110相同的方向上延伸。结构化夹层100的每个限定边缘106延伸超出结构化金属化108的相邻限定边缘110至少0.5微米,使得结构化金属化108的每个限定边缘110在到达结构化夹层100的相邻限定边缘106之前终止。因此,在图2的俯视图中,结构化夹层100看起来像凸缘,因为结构化夹层100比结构化金属化108横向地进一步向外突出,并且结构化金属化108的每个限定边缘110在到达结构化夹层100的相邻边缘106之前终止。
结构化夹层100的每个限定边缘106延伸超出结构化金属化108的相邻限定边缘110的量是结构化金属化108的厚度和屈服应力的函数。在一个实施例中,结构化夹层100的每个限定边缘106延伸超出结构化金属化108的相邻限定边缘110大于0.5微米且小于15微米。例如,结构化夹层100的每个限定边缘106可以延伸超出结构化金属化108的相邻限定边缘110至少1微米。在其上形成结构化夹层100的平坦衬底表面101的情况下,结构化夹层100的每个限定边缘106可以延伸超出结构化金属化108的相邻限定边缘110至少0.5微米且小于5微米、或至少0.5微米且小于10微米等。在其上形成结构化夹层100的非平坦衬底表面101的情况下,结构化夹层100的每个限定边缘106可以延伸超出结构化金属化108的相邻限定边缘110至少2微米且小于15微米、或至少2微米且小于30微米等。例如,结构化夹层100的每个限定边缘106可以延伸超出结构化金属化108的相邻限定边缘110至少4微米且小于15微米。可以考虑用于平坦和非平坦衬底表面的甚至更大的延伸。
结构化夹层100的限定的止裂边缘延伸102的长度可以取决于结构化夹层100与结构金属化108组合是涂敷到衬底108的正面还是背面而不同。本文稍后描述的图3和4示出了结构化夹层100与结构金属化108组合被涂敷到衬底108的正面。在被涂敷到衬底104的背面的情况下,结构化金属化108可以包括在衬底背面上的金属板,诸如铜板。由于背面光刻通常对准于正面结构,导致例如在10微米到30微米范围内的大容差,所以用于这种金属板的对准精度较差。结构化夹层100的每个限定边缘106可以延伸超出衬底背面上的结构化金属化108的边缘110足够大的量以减轻破裂。例如,结构化夹层100的每个限定边缘106可以延伸2微米至15微米、10微米至100微米、或结构化金属化108在垂直于结构化金属化108的限定边缘110的方向上的横向尺寸的高达10%等。在相对较大的金属板(例如典型地为500×1000um2金属板)的情况下,结构化夹层100可以重叠约50微米至100微米。
为了便于在图2的俯视图中进行说明,结构化金属化108和结构化夹层100被示出为具有简单的矩形形状。通常,结构化金属化108和结构化夹层100可以具有任何形状,诸如但不限于正方形、矩形、线性、直线、曲线、弯曲等。同样在图2中,结构化夹层100的限定的止裂边缘延伸102不需要沿着结构化金属化108的所有限定的边缘110是相等的大小,因此允许在不太关键的位置处的区域优化(更小延伸)和在更关键的位置处的最大裂纹风险预防(更大延伸)。例如,结构化夹层100的限定的止裂边缘延伸102可以沿着更不可能引起裂纹的结构化金属化108的边缘110是更小的(更少重叠),并且沿着更可能引起裂纹的结构化金属化108的边缘110是更大的(更多重叠)。沿着结构化金属化108的限定边缘110的限定止裂边缘延伸102的大小也可以取决于衬底104的拓扑。例如,结构化夹层100的限定的止裂边缘延伸102可以在衬底表面的平坦部分上是更小的(更少重叠),以及在表面的非平坦部分上是更大的(更多重叠)。
由于结构化夹层100的压缩特性和超出结构化金属化108的限定边缘110的0.5微米或更大的横向延伸102,夹层100降低了下面的衬底104中出现裂纹的可能性。在结构化金属化108的冷却期间,金属化108变成拉伸的并且拉回,从而施加应力。最大程度的应力沿着与结构化夹层100的边缘界面而出现,这在图1中由虚曲线指示。然而,结构化夹层100的限定的止裂边缘延伸102与夹层100在室温下的压缩特性组合产生了对抗应力。结果,在金属化夹层终止边缘下方的拉伸应力显著减小。针对平坦和非平坦衬底表面两者实现了显著的应力减小。
图3示出了具有结构化压缩夹层200的另一半导体器件的局部截面图,该夹层具有限定的止裂边缘延伸202。根据该实施例,衬底204具有非平坦表面205,在该非平坦表面上形成结构化夹层200,并且结构化金属化208的一些限定边缘206终止于非平坦表面205的凸起特征210之间。与终止于非平坦表面205的凸起特征210之间的结构化金属化208的限定边缘206相邻的结构化夹层200的每个限定边缘212延伸超出结构化金属化208的该相邻限定边缘206至少3微米,例如至少4微米。
图4示出了具有结构化压缩夹层300的又一半导体器件的局部截面图,该夹层具有限定的止裂边缘延伸302。根据该实施例,衬底304具有非平坦表面,在该非平坦表面上形成结构化夹层300,并且结构化金属化308的一些限定边缘306终止于非平坦表面的凸起特征310之上而不是凸起特征310之间。与终止于非平坦表面的凸起特征310之上的结构化金属化308的限定边缘306相邻的结构化夹层300的每个限定边缘312延伸超出结构化金属化308的该相邻限定边缘306至少3微米,例如至少4微米。在一些情况下,与终止于非平坦表面的凸起特征310之上的结构化金属化308的限定边缘306相邻的结构化夹层300的每个限定边缘312延伸超出非平坦表面(如图4中的附图标记314所示)的该凸起特征310。
图5A至5D示出了制造具有结构化压缩夹层的半导体器件的方法的一个实施例,该夹层具有限定的止裂边缘延伸。根据该实施例,在金属沉积和图案化之后,通过选择性金属蚀刻来结构化压缩夹层。在图5A中,在衬底402上沉积夹层材料系统400。夹层材料系统400包括一个或多个材料层,并且在室温下具有总体压缩残余应力。在图5B中,在夹层材料系统400上沉积并图案化(例如,通过标准光刻)金属404,诸如Cu、Al、Au等。在图5C中,经沉积和结构化的金属404被用作掩模,以去除夹层材料系统400的未被经沉积和结构化的金属404保护的部分。可以使用任何标准的选择性蚀刻工艺来去除夹层材料系统400的暴露部分。在图5D中,如朝向内的虚线所示,对夹层材料系统400选择性地横向蚀刻经沉积和结构化的金属404,使得夹层材料系统400的每个限定边缘406延伸超出经沉积和结构化的金属404的相邻限定边缘408至少0.5微米。这里,经沉积和结构化的金属404的横向回蚀的程度确定了止裂边缘延伸410的长度,如图5D所示。任何标准的选择性金属化蚀刻工艺都可以用于形成结构化夹层402的止裂边缘延伸410。
图6A到6E示出了制造具有结构化压缩夹层的半导体器件的方法的另一实施例,该夹层具有限定的止裂边缘延伸。根据该实施例,在金属沉积之前通过专用的夹层光刻来结构化压缩夹层。在图6A中,在衬底502上沉积夹层材料系统500。夹层材料系统500包括一个或多个材料层,并且在室温下具有总体压缩残余应力。在图6B中,在夹层材料系统500上形成诸如光致抗蚀剂掩模的掩模504。在图6C中,在沉积结构化金属化的任何金属之前,相对于掩模504选择性地蚀刻夹层材料系统500的暴露部分以形成结构化夹层。然后去除掩模504。在图6D中,在结构化夹层500上形成诸如光致抗蚀剂掩模的第二掩模506。第二掩模506覆盖围绕结构化夹层500的周边的至少0.5微米周边508,并且具有从周边508向内暴露结构化夹层500的开口510。这里,结构化夹层500的周边508上的掩模覆盖量确定了止裂边缘延伸的长度,如图6D所示。然后,在第二掩模506的开口510中沉积金属512,以形成结构化金属化518。掩模506防止金属512沉积在结构化夹层500的周边508上。图6E示出了在结构金属化形成之后的所得器件。
图7A到7E示出了制造具有结构化压缩夹层的半导体器件的方法的又一实施例,该夹层具有限定的止裂边缘延伸。根据该实施例,在金属沉积之后,通过专用的夹层光刻来结构化压缩夹层。在图7A中,在衬底602上沉积夹层材料系统600。夹层材料系统600包括一个或多个材料层,并且在室温下具有总体压缩残余应力。在图7B中,通过例如金属的标准沉积和光刻图案化来在夹层材料系统600上形成结构化金属化604。在图7C中,结构化金属化604被诸如光致抗蚀剂掩模的掩模606覆盖。该夹层光刻与结构化金属化604对准。掩模606比结构化金属化604更宽,使得掩模606可以延伸到夹层材料系统600上超出结构化金属化604的周边至少0.5微米,如图7C中的附图标记608所示。在图7D中,通过例如标准选择性蚀刻来去除夹层材料系统600的未被掩模606保护的部分。图7E示出了在夹层材料系统蚀刻之后的器件。这里,限定的止裂边缘延伸的长度是掩模606延伸到夹层材料系统600上的量608的函数,如图7C和7D所示。
图8A到8E示出了制造具有结构化压缩夹层的半导体器件的方法的又一实施例,该夹层具有限定的止裂边缘延伸。根据该实施例,压缩夹层包括不同材料的两层。在图8A中,在衬底702上沉积诸如阻挡层的第一夹层材料700,并且在第一夹层材料700上形成诸如种晶层的第二夹层材料704,以产生在室温下具有总体压缩残余应力的双层夹层706。在图8B中,在压缩双层夹层706上形成诸如光致抗蚀剂掩模的掩模708。在图8C中,在沉积结构化金属化的任何金属之前,相对于掩模708和第一夹层材料700选择性地蚀刻第二夹层材料704的暴露部分。然后去除掩模708。在图8D中,在经蚀刻的第二夹层材料704上形成诸如光致抗蚀剂掩模的第二掩模710。第二掩模710覆盖围绕经蚀刻的第二夹层材料704的周边的至少0.5微米周边712,并且具有从周边712向内暴露经蚀刻的第二夹层材料704的开口714。这里,在经蚀刻的第二夹层材料704的周边712上的掩模覆盖量确定了止裂边缘延伸的长度。然后在第二掩模710的开口714中沉积金属716以形成结构化金属化。掩模710防止金属716沉积在经蚀刻的第二夹层材料704的周边712上。在图8E中,去除第二掩模710,并且相对于第二(上)夹层材料704和金属716选择性地蚀刻第一(底)夹层材料700,以形成结构化夹层。
诸如"第一"、"第二"等术语用于描述各种元素、区域、部分等,并且也不旨在是限制性的。在整个说明书中,相同的术语指代相同的元素。
如本文所用,术语"具有"、"含有"、"包括"、"包含"等是开放式术语,其指示了所述元素或特征的存在,但不排除附加的元素或特征。冠词"一"、"一个"和"该"旨在包括复数以及单数,除非上下文另外清楚地指出。
应当理解,除非另外特别指出,否则本文所述的各种实施例的特征可以彼此组合。
尽管这里已经说明和描述了具体实施例,但是本领域普通技术人员应当理解,在不脱离本发明范围的情况下,可以用各种替代和/或等效实现方式来代替所示出和描述的具体实施例。本申请旨在覆盖这里所讨论的具体实施例的任何修改或变化。因此,旨在本发明仅由权利要求及其等同物来限定。
Claims (27)
1.一种半导体器件,包括:
衬底;
在所述衬底上的结构化夹层,所述结构化夹层具有限定的边缘;以及
在所述结构化夹层上的结构化金属化,所述结构化金属化具有限定的边缘,
其中所述结构化夹层的每个限定边缘与所述结构化金属化的限定边缘之一相邻,并且在与所述结构化金属化的相邻限定边缘相同的方向上延伸,
其中所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘至少0.5微米,使得所述结构化金属化的每个限定边缘在到达所述结构化夹层的相邻限定边缘之前终止,
其中所述结构化夹层在室温下具有压缩残余应力。
2.根据权利要求1所述的半导体器件,其中,所述衬底是夹层电介质。
3.根据权利要求1所述的半导体器件,其中,所述衬底是半导体衬底。
4.根据权利要求3所述的半导体器件,其中,所述半导体衬底包括Si、Si上的GaN、SiC上的GaN、蓝宝石上的GaN和SiC之一。
5.根据前述权利要求中任一项所述的半导体器件,其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘至少1微米。
6.根据前述权利要求中任一项所述的半导体器件,其中,所述结构化夹层和所述结构化金属化被涂敷在所述衬底的正面之上,并且其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘大于0.5微米且小于30微米。
7.根据权利要求1至6中任一项所述的半导体器件,其中,所述衬底具有在其上形成所述结构化夹层的非平坦表面,并且其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘至少2微米且小于30微米。
8.根据权利要求7所述的半导体器件,其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘至少4微米且小于15微米。
9.根据权利要求1至6中任一项所述的半导体器件,其中,所述衬底具有在其上形成所述结构化夹层的非平坦表面,其中,所述结构化金属化的一些限定边缘终止于所述非平坦表面的凸起特征之间,并且其中,与终止于所述非平坦表面的凸起特征之间的所述结构化金属化的限定边缘相邻的所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的该相邻限定边缘至少3微米。
10.根据权利要求9所述的半导体器件,其中,与终止于所述衬底的所述非平坦表面的凸起特征之间的所述结构化金属化的限定边缘相邻的所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的该相邻限定边缘至少4微米。
11.根据权利要求1至6中任一项所述的半导体器件,其中,所述衬底具有在其上形成所述结构化夹层的非平坦表面,其中,所述结构化金属化的一些限定边缘终止于所述非平坦表面的凸起特征之上,并且其中,与终止于所述非平坦表面的凸起特征之上的所述结构化金属化的限定边缘相邻的所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的该相邻限定边缘至少3微米。
12.根据权利要求11所述的半导体器件,其中,与终止于所述衬底的所述非平坦表面的凸起特征之上的所述结构化金属化的限定边缘相邻的所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的该相邻限定边缘至少4微米。
13.根据权利要求1至6中任一项所述的半导体器件,其中,所述衬底具有在其上形成所述结构化夹层的非平坦表面,其中,所述结构化金属化的一些限定边缘终止于所述非平坦表面的凸起特征之上,并且其中,与终止于所述非平坦表面的凸起特征之上的所述结构化金属化的限定边缘相邻的所述结构化夹层的每个限定边缘延伸超出所述非平坦表面的该凸起特征。
14.根据权利要求1至6中任一项所述的半导体器件,其中,所述衬底具有在其上形成所述结构化夹层的平坦表面,并且其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘至少0.5微米且小于10微米。
15.根据前述权利要求中任一项所述的半导体器件,其中,所述结构化金属化包括金属的多个层。
16.根据前述权利要求中任一项所述的半导体器件,其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘的量是所述结构化金属化的厚度和屈服应力的函数。
17.根据权利要求1至16中任一项所述的半导体器件,其中,所述结构化金属化包括Cu,并且其中,所述结构化夹层包括TiW和W中的至少一个。
18.根据权利要求1至16中任一项所述的半导体器件,其中,所述结构化金属化包括Al,并且其中,所述结构化夹层包括TiN和W中的至少一个。
19.根据权利要求1至16中任一项所述的半导体器件,其中,所述结构化金属化包括Au。
20.根据前述权利要求中任一项所述的半导体器件,其中,所述结构化夹层包括多个层,其中,所述层中的至少一个在室温下具有压缩残余应力,其中,所述层中的至少一个在室温下具有拉伸残余应力,并且其中,所述结构化夹层在室温下具有总体压缩残余应力。
21.根据前述权利要求中任一项所述的半导体器件,其中,所述结构化夹层和所述结构化金属化被涂敷在所述衬底的背面之上,并且其中,所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘2微米至100微米之间、或所述结构化金属化在垂直于所述结构化金属化的限定边缘的方向上的横向尺寸的高达10%。
22.一种制造半导体器件的方法,所述方法包括:
在衬底上形成结构化夹层,所述结构化夹层具有限定的边缘;以及
在所述结构化夹层上形成结构化金属化,所述结构化金属化具有限定的边缘,
其中,所述结构化夹层被形成为使得所述结构化夹层的每个限定边缘与所述结构化金属化的限定边缘之一相邻,并且在与所述结构化金属化的相邻限定边缘相同的方向上延伸,
其中,所述结构化夹层被形成为使得所述结构化夹层的每个限定边缘延伸超出所述结构化金属化的相邻限定边缘至少0.5微米,并且所述结构化金属化的每个限定边缘在到达所述结构化夹层的相邻限定边缘之前终止,
其中所述结构化夹层在室温下具有压缩残余应力。
23.根据权利要求22所述的方法,其中形成所述结构化夹层和形成所述结构化金属化包括:
在所述衬底上沉积夹层材料系统,所述夹层材料系统在室温下具有总体压缩残余应力;
在所述夹层材料系统上沉积并图案化金属;
使用经沉积和结构化的金属作为掩模来去除所述夹层材料系统的未被所述经沉积和结构化的金属保护的部分;以及
对所述夹层材料系统选择性地横向蚀刻所述经沉积和结构化的金属,使得所述夹层材料系统的每个限定边缘延伸超出所述经沉积和结构化的金属的相邻限定边缘至少0.5微米。
24.根据权利要求22所述的方法,其中形成所述结构化夹层包括:
在所述衬底上沉积夹层材料系统,所述夹层材料系统在室温下具有总体压缩残余应力;以及
在沉积所述结构化金属化的任何金属之前,图案化所述夹层材料系统以形成所述结构化夹层。
25.根据权利要求24所述的方法,其中形成所述结构化金属化包括:
在所述结构化夹层上形成掩模,所述掩模覆盖围绕所述结构化夹层的周边的至少0.5微米周边,并且具有从周边向内暴露所述结构化夹层的开口;以及
在所述掩模的所述开口中沉积金属以形成所述结构化金属化,其中所述掩模防止所述金属沉积在所述结构化夹层的所述周边上。
26.根据权利要求22所述的方法,其中形成所述结构化夹层和形成所述结构化金属化包括:
在所述衬底上沉积第一夹层材料,并在所述第一夹层材料上沉积第二夹层材料,所述第一夹层材料和第二夹层材料形成在室温下具有总体压缩残余应力的双层夹层;
在沉积所述结构化金属化的任何金属之前,对所述第一夹层材料选择性地蚀刻所述第二夹层材料的暴露部分;
在经蚀刻的第二夹层材料上形成掩模,所述掩模覆盖围绕所述经蚀刻的第二夹层材料的周边的至少0.5微米周边,并且具有开口,所述开口从所述周边向内暴露所述经蚀刻的第二夹层材料;
在所述掩模的所述开口中沉积金属以形成所述结构化金属化,其中所述掩模防止所述金属沉积在所述经蚀刻的第二夹层材料的周边上;以及
在沉积所述金属之后,对所述第二夹层材料选择性地蚀刻所述第一夹层材料的暴露部分,以形成所述结构化夹层。
27.根据权利要求22所述的方法,其中形成所述结构化夹层包括:
在所述衬底上沉积夹层材料系统,所述夹层材料系统在室温下具有总体压缩残余应力;
在所述夹层材料系统上形成所述结构化金属化;
用掩模覆盖所述结构化金属层,所述掩模比所述结构化金属层更宽,使得所述掩模延伸到所述夹层材料系统上超出所述结构化金属化的周边至少0.5微米;以及
除去所述夹层材料系统的未被所述掩模保护的部分。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/686576 | 2017-08-25 | ||
US15/686,576 US10304782B2 (en) | 2017-08-25 | 2017-08-25 | Compressive interlayer having a defined crack-stop edge extension |
PCT/EP2018/072712 WO2019038352A1 (en) | 2017-08-25 | 2018-08-23 | INTERMEDIATE COMPRESSION LAYER HAVING DEFINED CRACK STOP EDGE EXTENSION |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110998831A true CN110998831A (zh) | 2020-04-10 |
CN110998831B CN110998831B (zh) | 2023-06-02 |
Family
ID=63442608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201880055167.4A Active CN110998831B (zh) | 2017-08-25 | 2018-08-23 | 具有限定的止裂边缘延伸的压缩夹层 |
Country Status (6)
Country | Link |
---|---|
US (2) | US10304782B2 (zh) |
JP (1) | JP7370961B2 (zh) |
KR (1) | KR102623152B1 (zh) |
CN (1) | CN110998831B (zh) |
DE (1) | DE112018004697T5 (zh) |
WO (1) | WO2019038352A1 (zh) |
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JP6814698B2 (ja) | 2017-06-05 | 2021-01-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2017
- 2017-08-25 US US15/686,576 patent/US10304782B2/en not_active Expired - Fee Related
-
2018
- 2018-08-23 JP JP2020509455A patent/JP7370961B2/ja active Active
- 2018-08-23 KR KR1020207003881A patent/KR102623152B1/ko active IP Right Grant
- 2018-08-23 WO PCT/EP2018/072712 patent/WO2019038352A1/en active Application Filing
- 2018-08-23 CN CN201880055167.4A patent/CN110998831B/zh active Active
- 2018-08-23 DE DE112018004697.4T patent/DE112018004697T5/de active Granted
-
2019
- 2019-05-21 US US16/418,006 patent/US10700019B2/en active Active
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Publication number | Publication date |
---|---|
JP7370961B2 (ja) | 2023-10-30 |
WO2019038352A1 (en) | 2019-02-28 |
US20190067209A1 (en) | 2019-02-28 |
US10700019B2 (en) | 2020-06-30 |
KR102623152B1 (ko) | 2024-01-12 |
CN110998831B (zh) | 2023-06-02 |
US10304782B2 (en) | 2019-05-28 |
KR20200049763A (ko) | 2020-05-08 |
JP2020532112A (ja) | 2020-11-05 |
DE112018004697T5 (de) | 2020-06-25 |
US20190273050A1 (en) | 2019-09-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |