CN110998730A - 用于将背景数据模式写入存储器装置中的装置及方法 - Google Patents

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Abstract

存储器装置(14)可包含命令控制器(28)及具有多个存储器单元的存储器阵列(22)。所述命令控制器(28)可接收命令以将数据模式写入到所述存储器阵列(22)的所述存储器单元。可跨越所述存储器阵列(22)的多个单元重复所述数据模式，而无需来自输入/输出数据线的进一步输入。

Description

用于将背景数据模式写入存储器装置中的装置及方法
技术领域
本文中所描述的实施例大体上涉及存储器装置的领域。更具体来说，当前实施例包含用于写入数据模式及将共享地址计数器用于多个操作模式的一或多个系统、装置及方法。
背景技术
此章节意图向读者介绍可能涉及本公开的各种方面的技术的各种方面，这些方面在下文中有所描述及/或主张。相信此论述有助于向读者提供背景信息以促进对本公开的各方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
存储器装置中的各种操作模式可能需要访问存储器装置上的大部分或全部存储器阵列。举例来说，在例如测试的某些例子中，可将存储器装置设置成一种模式，因此可单独地访问存储器阵列的每个存储器单元。在某些操作模式下对每个存储器单元的访问可为迭代过程，因此依序访问存储器阵列中的存储器单元中的每一者。为了促进此种功能性，可能需要提供用于允许按顺序访问每个存储器单元的快速且高效的方法及结构。此外，应提供此种依序访问，而不必使用额外的硬件组件，这可能会增加存储器装置的成本及增加存储器装置的大小。因此，本文中所描述的实施例可涉及上文所阐述的问题中的一或多者。
附图说明
图1是根据本发明的实施例的说明计算机系统的框图；
图2是根据本发明的实施例的说明存储器装置的框图；
图3是根据本发明的实施例的图2的存储器装置的一部分的框图；及
图4是根据本公开的实施例的说明图3的存储器装置的数据模式测试操作模式的流程图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的及商业相关的约束，所述约束可从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造及制造中的常规任务。
如下文详细地描述，存储器装置可采用促进依序访问存储器阵列中的所有存储器单元或大存储器单元块的操作模式。举例来说，在第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)中，例如快速零模式、错误检查及擦除(ECS)，及数据模式测试(DPT)模式的某些操作模式提供依序访问每个存储器阵列单元。为了依序访问每个存储器单元，可由存储器装置接收一或多个命令。存储器装置中的控制器可用于产生内部存储器地址，因此可单独地访问每个单元。一或多个计数器可用于通过内部地址排序，以访问阵列中的每个存储器单元。因为计数器可增加存储器装置的成本及/或大小，因此本发明的实施例可在利用快速零模式及DPT模式中的每一者时共享相同计数器，以将用于产生地址排序以访问整个存储器阵列的附加硬件最少化。应了解，依序访问可由任何逻辑序列(例如，[0,1,2,3…]、[1,3,5,7…]等)表征。
现在参考图1，说明计算机系统10的简化框图。计算机系统10包含控制器12及存储器装置14。控制器12可包含处理电路，例如一或多个处理器16(例如，一或多个微处理器)，所述处理电路可执行软件程序以通过一或多个双向通信总线18将各种信号提供到存储器装置14，以促进待写入存储器装置14或从存储器装置14读取的数据的传输及接收。此外，处理器16可包含多个微处理器、一或多个“通用”微处理器、一或多个专用微处理器，及/或一或多个专用集成电路(ASIC)，或其某一组合。举例来说，处理器16可包含一或多个精简指令集(RISC)处理器。控制器12可耦合到一或多个存储器20，所述存储器可存储信息，例如，控制逻辑及/或软件、查找表、配置数据等。在一些实施例中，处理器16及/或存储器20可在控制器12外部。存储器20可包含有形的非暂时性机器可读媒体，例如易失性存储器(例如，随机存取存储器(RAM))及/或非易失性存储器(例如，只读存储器(ROM)、闪存存储器、硬盘驱动器或任何其它合适的光学、磁性或固态存储媒体或其组合)。存储器20可存储各种信息且可用于各种目的。举例来说，存储器20可存储供处理器16执行的机器可读及/或处理器可执行指令(例如，固件或软件)，例如，用于将各种信号及命令提供到存储器装置14以促进待写入存储器装置14或从存储器装置14读取的数据的传输及接收的指令。
存储器装置14包含个别存储器单元的存储器阵列22。如下文进一步描述，存储器阵列22可包含一或多个存储器存储体，所述存储器存储体可通过多种方式分组或分区以提供对存储器阵列22的单元的访问，如下文所描述。控制器12可通过一或多个命令及输入/输出(I/O)接口24与存储器装置14通信。一般来说，命令及输入/输出接口24通过例如控制器12的外部装置提供对存储器装置14的各个组件的访问。
存储器装置14还可包含命令解码器26。命令解码器26可从命令及输入/输出(I/O)接口24接收命令信号，并且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器26可对命令进行解码，例如，读取命令、写入命令、模式寄存器设定命令、激活命令等，并且提供对存储器阵列22的指定区域的访问。如上文所描述，例如快速零模式及DPT模式的某些操作模式可促进依序访问存储器阵列22的个别单元。为了促进此功能性，命令解码器26包含命令控制器28，所述命令控制器包含一或多个个别控制器以在接收到特定模式输入命令(例如，快速零或DPT)时控制地址排序。此外，为了产生待依序访问的内部地址，还可提供一或多个计数器30。有利地，可共享计数器30，使得所述计数器可在可能需要全部或大部分存储器阵列22的地址排序的任何操作模式，例如快速零模式或DPT模式中使用。下文将更详细描述命令控制器28及计数器30的使用及实施。应注意，尽管命令控制器28及计数器30说明为命令解码器26的一部分，但是替代地，这些元件可设置在存储器装置14上的其它地方。
图2是说明图1的存储器装置14的某些附加特征的简化框图。具体来说，图2的框图是说明存储器装置14的某些附加特征及相关功能性的功能框图。根据一个实施例，存储器装置14可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDR SDRAM相比，DDR5 SDRAM的各种特征允许减少的功率消耗、更多的带宽，及更多的存储容量。
存储器装置14可包含在逻辑上及在功能上分组成多个存储器存储体32的存储器阵列。举例来说，存储器存储体32可为DDR5 SDRAM存储器存储体。存储器存储体32可提供于布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。应了解，每个DIMM可包含多个SDRAM存储器芯片(例如，×8或×16存储器芯片)。每个SDRAM存储器芯片可包含一或多个存储器存储体32。存储器装置14表示具有多个存储器存储体32的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体32可进一步经布置以形成存储器存储体组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个存储体组的16个存储器存储体32，每个存储体组包含2个存储器存储体。举例来说，对于16GbDDR5 SDRAM，存储器芯片可包含布置成8个存储体组的32个存储器存储体32，每个存储体组包含4个存储器存储体。取决于整个系统的应用及设计，可利用存储器装置14上的存储器存储体32的各种其它配置、组织及大小。
如先前所描述，存储器装置14可包含一或多个命令及输入/输出(I/O)接口。举例来说，存储器装置14可包含命令接口34及输入/输出(I/O)接口36。命令接口34经配置以提供来自例如处理器或控制器的外部装置(未展示)的多个信号(例如，信号38)。处理器或控制器可通过一或多个双向数据总线(例如，数据总线18)将各种信号38提供到存储器装置14及从存储器装置14提供各种信号38，以促进待写入存储器装置14或从存储器装置14读取的数据的传输及接收。
应了解，命令接口34可包含多个电路，例如时钟输入电路40及命令地址输入电路42，例如以确保对信号38的恰当处置。命令接口34可从外部装置接收一或多个时钟信号。一般而言，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信号(Clk_t)及互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真时钟信号Clk_t与下降互补时钟信号Clk_c交叉的点，而负时钟边缘指示下降真时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边缘上输入，且在正及负时钟边缘两者上传输或接收数据。
时钟输入电路40接收真时钟信号(Clk_t)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。将内部时钟信号CLK供应到内部时钟产生器44，例如延迟锁定回路(DLL)电路。内部时钟产生器44基于所接收内部时钟信号CLK产生相位受控内部时钟信号LCLK。将相位受控内部时钟信号LCLK供应到例如I/O接口36，并且相位受控内部时钟信号LCLK用作用于确定读取数据的输出定时的定时信号。
还可将内部时钟信号CLK提供到存储器装置14内的各种其它组件，并且内部时钟信号CLK可用于产生各种附加内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器26。命令解码器26可从命令总线50接收命令信号，并且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器26可通过总线48将命令信号提供到内部时钟产生器44，以协调相位受控内部时钟信号LCLK的产生。相位受控内部时钟信号LCLK可用于例如通过I/O接口36对数据进行计时。
此外，命令解码器26可对命令进行解码，例如，读取命令、写入命令、激活命令、模式寄存器集命令，例如，快速零输入及DPT命令等，并且经由总线路径52提供对与命令对应的特定存储器存储体32的访问。应了解，存储器装置14可包含各种其它解码器，例如行解码器及列解码器，以促进对存储器存储体32的访问。在一个实施例中，每个存储器存储体32包含存储体控制块54，所述存储体控制块提供必需的解码(例如，行解码器及列解码器)以及其它特征，例如时序控制及数据控制，以促进来往于存储器存储体32的命令的执行。
如先前关于图1所描述及下文关于图3及4进一步描述，命令解码器26可包含一或多个命令控制器28以促进某些功能，例如，快速零输入模式及DPT操作模式的实施。另外，命令解码器26可包含一或多个计数器30，所述一或多个计数器可在命令控制器28的控制下用于产生内部地址，以依序访问每个存储器存储体32内的个别存储位置的单元，如下文更详细地描述。有利地，通过对于采用依序访问方案的各种操作模式，例如快速零及DPT模式中的每一者利用相同组的计数器30，而不是对于每个独立模式采用个别计数器，可避免包含附加硬件组件(例如，计数器)。
存储器装置14基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为用于容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t及Clk_c)将命令/地址信号计时到命令接口34。命令接口34可包含命令地址输入电路42，其经配置以通过例如命令解码器26接收及传输命令以提供对存储器存储体32的访问。另外，命令接口34可接收芯片选择信号(CS_n)。CS_n信号启用存储器装置14以处理传入CA<13:0>总线上的命令。对存储器装置14内的特定存储体32的访问通过命令编码于CA<13:0>总线上。
另外，命令接口34可经配置以接收多个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号，以促进存储器装置14内的适当阻抗匹配。举例来说，复位命令(RESET_n)在加电期间可用于复位命令接口34、状态寄存器、状态机等。命令接口34还可接收命令/地址反转(CAI)信号，可提供所述命令/地址反转信号以例如取决于特定存储器装置14的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号，使得其可交换以用于实现信号到存储器装置14的某些路由。还可提供用于促进存储器装置14的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置14置于测试模式以用于连接性测试。
命令接口34还可用于针对可检测到的某些错误将警告信号(ALERT_n)提供到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置14传输。也可产生其它警告信号。此外，用于从存储器装置14传输警告信号(ALERT_n)的总线及引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
通过经由I/O接口36传输及接收数据信号56，可利用上文所论述的命令及计时信号将数据发送到存储器装置14及从存储器装置14发送数据。更具体地说，可通过包含多个双向数据总线的数据路径52将数据发送到存储器存储体32或从存储器存储体32检索数据。通常在一或多个双向数据总线中传输及接收通常被称为DQ信号的数据I/O信号。对于例如DDR5 SDRAM存储器装置的某些存储器装置，I/O信号可分成上部字节及下部字节。举例来说，对于x16存储器装置，I/O信号可以分成例如对应于数据信号的上部字节及下部字节的上部I/O信号及下部I/O信号(例如，DQ<15:8>及DQ<7:0>)。
为了允许存储器装置14内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常被称作DQS信号。通过发送数据的外部处理器或控制器(例如，用于写入命令)或通过存储器装置14(例如，用于读取命令)驱动DQS信号。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t及Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t及DQS_c)，以在读取及写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可分成上部数据选通信号及下部数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)，其对应于例如发送到存储器装置14及从存储器装置14发送的数据的上部字节及下部字节。
还可通过IO接口36将阻抗(ZQ)校准信号提供到存储器装置14。可将ZQ校准信号提供到参考引脚并且ZQ校准信号可用于通过在过程、电压及温度(PVT)值的改变中调整存储器装置14的上拉及下拉电阻器来调谐输出驱动器及ODT值。因为PVT特性可能影响ZQ电阻器值，所以可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知值。应了解，精密电阻器一般耦合在存储器装置14上的ZQ引脚与存储器装置14外部的GND/VSS之间。此电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。
另外，可通过IO接口36将环回信号(LOOPBACK)提供到存储器装置14。环回信号可在测试或调试阶段期间用于将存储器装置14设置成一种模式，其中信号通过同一引脚环回通过存储器装置14。举例来说，环回信号可用于设置存储器装置14以测试存储器装置14的数据输出(DQ)。环回可包含数据引脚及选通两者或可能仅包含数据引脚。这一般预期用于监视在IO接口36处由存储器装置14捕获的数据。
应了解，例如电源电路(用于接收外部VDD及VSS信号)、模式寄存器(用于定义可编程操作及配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置14的温度)等各种其它组件也可并入到存储器系统10中。因此，应理解，仅提供图2的框图以突出显示存储器装置14的某些功能特征以辅助后续详细描述。
现在参考图3，说明命令解码器26的一部分。如先前所描述，在某些操作模式中，可依序访问存储器阵列22的个别存储器单元中的每一者。举例来说，例如快速零模式及数据模式测试模式的某些操作模式可促进依序访问存储器阵列22的个别单元，并且通过计数器30协调内部存储器地址的产生。为了促进此功能性，命令解码器26包含命令控制器28，所述命令控制器包含一或多个个别控制器60及62，以在接收到特定模式输入命令(例如，快速零输入命令或DPT命令)时控制地址排序。
在所说明的实施例中，命令控制器28包含经配置以接收快速零命令的快速零状态控制器62。举例来说，作为装置启动及初始化序列的一部分，可由外部控制器12中的处理器16中的一者确证快速零命令。快速零状态控制器62经配置以将逻辑0写入到存储器阵列22的存储器单元中的每一个。如下文更详细地论述，尽管快速零操作模式用于将逻辑0写入到存储器位置中的每一者，但是类似模式寄存器命令还可用于将其它已知值写入存储器位置中的每一者(例如，全部逻辑1，或指定及已知模式)。当由快速零模式控制器62接收快速零命令时，快速零状态控制器62将循环通过整个存储器阵列22，从而将零依序写入到每个存储器单元。为了依序写入到每个存储器单元，一或多个计数器30可用于通过依序递增计数器30来产生内部存储器地址。根据一个实施例，计数器30可包含存储体组计数器64、存储体地址计数器66、行地址计数器68及列地址计数器70。
根据本发明的实施例，还可提供DPT状态控制器60以促进DPT命令的接收及控制。DTP命令可将存储器装置14置于适当条件下以进行数据模式测试。使用DPT状态控制器60，存储器装置14可将特定数据模式快速写入到存储器阵列22的全部或一部分存储器单元。如同快速零状态控制器62，DPT状态控制器60促进使用计数器30产生内部存储器地址，以便依序访问存储器阵列的每个个别存储器单元。
将特定数据模式快速地写入到存储器装置14的存储器阵列22可在存储器装置14的生产及制造期间及/或对于质量控制尤其有益。数据模式测试可单独或结合其它测试使用，以检查可能会影响存储器装置14的性能的泄漏、短路、读取/写入错误或其它问题。为了准确地测试这些及其它问题，可通过将已知数据模式写入到一部分或全部存储器单元来对存储器装置14的存储器阵列22施加压力。写入特定模式，而不是例如快速零模式中的全部0(即，非零模式)，可产生存储器装置14的状态的更清楚结果。举例来说，如果将全部0或1写入到存储器装置14，则可简单地找到某些读取/写入错误。然而，写入全部0可能不会提供关于泄漏及或短路的准确信息，因为相邻单元已具有相同值。出于这种考虑，1及0的不同模式可更佳地适合于暴露这些及其它错误。然而，传统上，通常将数据模式从I/O接口36上的传入数据逐个单元地写成常规数据。因此，在整个存储器阵列22上写入数据模式可能非常耗时，尤其对于大容量存储器装置14。因此，能够快速地写入已知数据模式可减少总体测试时间，从而提高产量。因此，数据模式测试可允许使用计数器30在内部重复数据模式，以快速地访问每个单元及写入到每个单元，因此对于每次写入不使用I/O接口36及/或数据路径52上的传入数据。
尽管在制造期间是有益的，但是如将理解，还可在生产后进入数据模式测试模式。举例来说，可利用DPT模式对存储器装置14的使用寿命进行周期性的完整性检查。在初始化或启动存储器装置14及/或控制器12时或任何其它合适的时间，例如当存储器装置14空闲时，可完成此类检查。DPT模式的实施可由控制器12初始化并且可被调度或由用户发起。除了生产及测试之外还可存在一些情形，其中快速地写入已知模式可能有价值，尤其当需要高效编程、读取及/或写入时。
如上所述，DPT状态控制器60可用于将特定数据模式写入到存储器阵列22的存储器单元。举例来说，“棋盘”模式可由行上的交替1及0组成，其中相邻行是反向的。其它模式可采用条纹(即，1及0的交替行或列)、行走的第4或第8(即，“0001”重复或“00000001”重复)，或任何其它模式或重复序列的形式。或者，可将单个非重复模式，而不是重复区段写入到存储器阵列22。举例来说，每个单元值可基于单元的列及行地址。还可一次写入多行模式。举例来说，特定模式可包含将在整个存储器阵列22中重复的4个不同行。在此情况下，相同模式将被写入到行0、4、8、12等中的每一者。同样，相同模式还将被写入到行1、5、9、13等中的每一者。由于每四行将接收相同模式，因此可通过在写入时激活多行来一次写入多行。在一些实施例中，可同时写入将接收相同模式的所有行。在其它实施例中，可一次写入4行。应了解，可一次写入任何数目的类似行，因此进一步减少完成时间。还应了解，可通过列，而不是行写入模式。举例来说，可选择单个行并且可同时写入多个列。
在一些实施例中，可在将模式重复到其它行之前写入一或多个初始行。此初始行可首先接收模式，以限定及内化所述模式。如果待写入的模式具有多个不同行，则可使用多个初始行。举例来说，4行模式可具有4个初始行，然而条纹或棋盘模式可仅具有2个初始行。随后，这些初始行可用于写入到存储器阵列22的其余部分，而不是对于每次写入通过I/O接口36及/或数据路径52接收模式，因此进一步减少这些总线的完成时间及拥塞时间。
在一个实施例中，对于特定的操作模式，快速零模式及DPT模式中的每一者利用相同组的计数器30来产生内部存储器地址，所述内部存储器地址促进依序访问每个存储器单元。通过将相同的共享计数器30用于多个操作模式，所述多个操作模式提供内部存储器地址的产生以依序访问存储器阵列22的每个单元，可节省存储器装置上的硬件组件及有价值的占据面积。应了解，数据模式测试模式还可从快速零模式利用单独计数器30，或在不具有快速零模式的情况下实施于存储器装置14上。
在本发明的实施例中，依序提供四个计数器，以促进单元的各个组件进行依序访问。具体来说，提供存储体组计数器64，以在依序访问存储器阵列22期间从一个存储体组切换到另一存储体组。在一个实施例中，存储器阵列22可包含四个存储体组并且存储体组计数器64是2位计数器。还提供存储体地址计数器66以在依序访问存储器阵列22期间从一个存储体切换到另一存储体。在一个实施例中，存储器阵列22可包含两个或四个存储体，并且存储体地址计数器66是1位或2位计数器。还提供行地址计数器68以在依序访问存储器阵列22期间从一个行切换到另一行。在一个实施例中，存储器阵列22可包含65、536个行，并且行地址计数器68是16位计数器。最后，在所说明的实施例中，还提供列地址计数器70，以在依序访问存储器阵列22期间从一个列切换到另一列。在一个实施例中，存储器阵列22可包128个列，并且行地址计数器70是7位计数器。
除了共享计数器30之外，DPT模式及快速零模式可另外共享快速零状态控制器62的使用。如上所述，快速零状态控制器62监督将0写入到存储器阵列22的实施并且利用计数器30。在一个实施例中，DPT状态控制器60覆盖快速零状态控制器62的某些方面，以促进将模式写入到存储器阵列22。举例来说，当激活行时，DPT状态控制器60可选择为激活每一行或每四行(取决于模式),而不是依序激活每一行。因此，激活快速零命令可为DPT模式过程的一部分。然而，DPT状态控制器60还可阻止快速零状态控制器62写入0，并且替代地在初始行中写入模式。为了实现此，DPT状态控制器60可篡改对存储器单元进行馈送的数据线的控制。此控制可以数据锁的形式实施。数据所可迫使数据线暂停，使得多余命令，例如写入0的快速零命令不会生效。通过进一步共享资源的此种方式，可节省存储器装置上的宝贵空间及存储器装置的成本。
尽管当前描述的实施例包含当存储器装置14处于快速零操作模式或DPT操作模式时共享的计数器30，但是也可对于其它操作模式共享计数器30。举例来说，如果其它测试或设定模式采用整个存储器阵列22或大部分存储器阵列(例如，整个存储器存储体或存储体组)的依序访问，则也可针对这些附加操作模式共享计数器30。此外，在存储器装置14的某些实施例中，可能并没有利用计数器块30中的全部所说明计数器。举例来说，某些存储器装置14可仅采用一个存储体组。在此装置中，存储体组计数器64可不被利用或可完全从存储器装置14省略。此外，在存储器装置的某些实施例中，如果提供存储器单元的其它分组，则可采用附加计数器30。
现在转向图4，提供说明数据模式测试模式序列的实施的实例的流程图80。如先前所描述，可在存储器装置14的初始化或启动期间或在任何空闲时间段进入数据模式测试模式。在由DPT状态控制器60接收DPT命令之前，存储器装置14可处于系统空闲状态82。在接收DPT命令之后，DPT状态控制器60发出初始行(例如，行0)的激活命令，如由激活初始行状态84所指示。一旦激活，初始行就可经由I/O接口36及数据路径52接收选定模式，如由写入模式状态86所指示。应了解，模式还可固有地存储于存储器装置14上或以任何合适的方式例如从控制器12接收。另外，一旦写入数据以停用初始行，也可能发生预充电状态。
激活测试状态88指示存储器阵列22中将接收与初始行相同的模式的其它行的激活。可同时激活多个其它行以促进一次写入到多行。随后可写入激活行的列，以匹配如由写入到列状态90指示的初始行的列。在写入列之后，计数器30用于在激活行中产生下一依序存储器地址，并且通过如由更新列状态92指示，停用写入列及激活后续列来将操作移动到下一列。如果过程尚未达到行的末端，则状态返回到写入到列状态90并重复，直到完成行为止。类似地，当行完成时，计数器可停用写入的行并且激活待写入的一或多个其它行，如由更新行状态94指示。如果已写入其它行，则状态可返回到写入到列状态90并重复，直到整个存储器阵列22，或其感兴趣部分完成为止。
如果一次写入所有行，或如果已写入接收初始行模式的所有行，则过程可输入更新模式寄存器状态96。在此状态期间，DPT状态控制器60监视已写入哪些模式/初始行，并且在需要时前进到后续模式。举例来说，在4行模式中，行0可为接收4行模式中的第一行的初始行。一旦已写入每四行(从行0开始)，就可更新DPT状态控制器60以前进到4行模式中的下一行。因此，行1可为下一初始行，并且此后可写入每四行以重复行1。如果并没有写入全部初始行，以及因此并没有将全部存储器阵列22写入模式，则更新模式寄存器状态96可将过程返回到激活初始行状态84并且重复，直到已通过所述模式完成存储器阵列22为止。一旦已通过所述模式写入整个存储器阵列22，或其所关注部分，过程就可返回到空闲状态以供进一步使用。
应了解，尽管以给定次序示出流程图80，但在某些实施例中，状态可被重新排序、改变、删除及/或同时进行。举例来说，4行模式可具有在第一激活初始行状态84期间写入的所有4个初始行，而不是仅第一初始行。在另一实施例中，可重复地写入整个模式。举例来说，在将4行模式写入到4个初始行之后，可重复模式，使得写入行4至7，因此在写入任何其它行之前第二次完成模式。此外，还可能始终出现附加状态，例如，预充电状态、读取状态、比较状态，或参考其它测试或应用的状态。
因为在DPT操作模式期间每一存储器单元或其部分将被写入(例如，作为模式的一部分)，并且内部计数器30被控制为产生内部地址以按排序方式逐步通过存储器单元，所以不需要在DPT操作模式期间产生新的DPT命令。也就是说，一旦发送初始DPT命令，DPT状态控制器60就可重复状态图80中所指示的步骤，而不必产生另一DPT命令。因此，一旦发送初始命令，激活初始行状态84就可不必参考DPT命令的确证。
在流程图80所说明的实施例中，重复过程直到模式被写入到存储器阵列22的每一行中为止。因此，所说明的流程图80指示过程，其中仅利用行地址计数器68及列地址计数器70也就是说，可并行地激活及写入每个存储体，因此存储体地址计数器66不一定递增。在替代实施例中，可依序写入每个存储体，使得一旦写入存储体的每一行中的每一列，过程就包含存储体地址计数器66的递增。此外，在一个实施例中，存储器阵列可仅包含单个存储体组，因此可不采用存储体组计数器64。然而，本领域技术人员将了解，对于具有多个存储体组的存储器阵列，存储体组计数器64可类似地用于产生内部存储器地址，以依序访问附加存储体中的存储器单元。
尽管当前技术可容易受到各种修改及替代形式，但特定实施例已经在附图中借助于实例展示并已在本文中详细描述。然而，应理解，当前技术并不意图限于所公开的特定形式。相反地，替代地，本发明的实施例预期涵盖属于如由所附权利要求书所界定的当前技术的精神及范围内的所有修改、等效物及替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象及具体实例，所述实质对象及具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书末尾的任何权利要求项含有表示为“用于[执行][功能]的装置……”或“用于[执行][功能]的步骤……”的一或多个元件，则意图将依照35U.S.C.112(f)解译此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求项，意图将不会依照35U.S.C.112(f)解译此类元件。

Claims (23)

1.一种存储器装置，其包括：
存储器阵列，其包括多个存储器单元；及
一或多个命令控制器，其经配置以接收一或多个命令以发起数据模式测试模式及促进将数据模式写入到所述多个存储器单元中的至少一些，其中所述数据模式测试模式经配置以在仅通过外部源一次接收所述数据模式时，将所述数据模式写入到所述存储器阵列中的所述多个存储器单元。
2.根据权利要求1所述的存储器装置，其中所述存储器装置包括一或多个计数器，其经配置以产生内部存储器地址以依序访问所述多个存储器单元，以将所述数据模式写入到所述存储器单元。
3.根据权利要求2所述的存储器装置，其中所述一或多个计数器包括列地址计数器及行地址计数器。
4.根据权利要求3所述的存储器装置，其中所述一或多个计数器包括存储体地址计数器。
5.根据权利要求1所述的存储器装置，其中将所述数据模式写入到整个存储器阵列。
6.根据权利要求1所述的存储器装置，其中在所述存储器单元上多次重复所述数据模式。
7.根据权利要求1所述的存储器装置，其中所述一或多个命令控制器包括：
快速零控制器，其经配置以接收快速零命令以发起快速零模式，以将逻辑0写入到所述存储器阵列中的所述多个存储器单元中的每一者；及
数据模式测试控制器，其经配置以接收数据模式测试命令以发起所述数据模式测试模式，以将所述数据模式写入到所述存储器阵列中的所述多个存储器单元。
8.根据权利要求7所述的存储器装置，其中所述快速零控制器及所述数据模式测试控制器共享一或多个计数器，其经配置以产生内部存储器地址以依序访问所述多个存储器单元，以将所述数据模式写入到所述存储器单元。
9.根据权利要求7所述的存储器装置，其中所述数据模式测试控制器修改所述快速零模式，以将所述数据模式写入到所述存储器阵列中的所述多个存储器单元。
10.根据权利要求1所述的存储器装置，其中所述存储器装置包括第五代双数据速率同步动态随机存取存储器DDR5 SDRAM。
11.根据权利要求1所述的存储器装置，其中所述存储器阵列包括多个行及多个列，并且所述多个存储器单元中的每一者由列地址及行地址识别。
12.根据权利要求11所述的存储器装置，其中一次将所述数据模式写入到所述多个行中的多者。
13.根据权利要求1所述的存储器装置，其中所述数据模式包括多行模式。
14.根据权利要求13所述的存储器装置，其中所述多行模式包括棋盘模式。
15.一种系统，其包括：
控制器；及
存储器装置，其通信地耦合到所述控制器，其中所述存储器装置包括：
存储器阵列，其包括多个存储器单元；
一或多个命令控制器，其经配置以接收一或多个命令及促进将非零数据模式写入到所述多个存储器单元中的至少一些，其中同时写入所述数据模式的重复区段。
16.根据权利要求15所述的系统，其中所述存储器阵列包括多个存储器存储体，其中所述多个存储器存储体中的每一者包含所述多个存储器单元的一部分。
17.根据权利要求15所述的系统，其中所述控制器将所述一或多个命令发送到所述一或多个命令控制器，以发起将所述数据模式写入到所述多个存储器单元。
18.根据权利要求15所述的系统，其中所述控制器向所述存储器装置供应待写入到所述存储器阵列的所述数据模式。
19.一种方法，其包括：
在存储器装置的命令控制器处，接收命令以发起数据模式测试模式，以将数据模式写入到所述存储器装置的存储器阵列；
响应于写入所述数据模式的所述命令，实施多个计数器中的至少一者以促进访问所述存储器阵列的多个存储器单元，其中所述多个计数器中的所述至少一者由所述数据模式测试模式及至少一个其它模式共享；及
将所述数据模式写入到所述存储器阵列。
20.根据权利要求19所述的方法，包括经由所述存储器装置的I/O接口接收所述数据模式。
21.根据权利要求20所述的方法，其中仅一次经由所述存储器装置的所述I/O接口接收所述数据模式，并且对于所述写入所述数据模式的其余部分，在内部重复所述数据模式。
22.根据权利要求19所述的方法，包括在所述存储器阵列的全部所述多个存储器单元上重复所述数据模式。
23.根据权利要求19所述的方法，其中所述数据模式是多行模式，并且其中将所述数据模式写入到所述存储器阵列包括在将所述多行模式中的第二行写入到所述多个存储器单元之前，将所述多行模式中的第一行写入到多行存储器单元。
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