CN110969998B - 源极驱动器及复合准位转换电路 - Google Patents

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Abstract

本发明关于一种源极驱动器与复合准位转换电路，源极驱动器包含一数据暂存电路、多个准位转换电路与多个驱动电路。数据暂存电路于一驱动期间接收与暂存多个像素数据。该些准位转换电路于该驱动期间转换数据暂存电路暂存的该些像素数据的电压准位。该些驱动电路于该驱动期间依据经转换的该些像素数据产生多个源极讯号。数据暂存电路可包含多个复合准位转换电路，以转换该些像素数据的电压准位，并栓锁经转换的该些像素数据。

Description

源极驱动器及复合准位转换电路
技术领域
本发明关于一种驱动器，尤其是一种源极驱动器及复合准位转换电路。
背景技术
请参阅图1，其为习知显示设备的电路图。如图所示，显示设备包含一显示面板10与一源极驱动器，源极驱动器耦接显示面板10。源极驱动器包含一移位寄存器1、一输入栓锁电路3、一数据栓锁电路5、多个准位转换电路7与多个驱动电路9。移位寄存器1、输入栓锁电路3与数据栓锁电路5可以作为一数据缓冲电路。
请参阅图2，其为习知源极驱动器的运作的时序图。如图所示，在旧有源极驱动器的数据暂存技术中，于第m扫描讯号的扫描期间，该些准位转换电路7转换第Q笔数据的电压准位，并输出经转换的第Q笔数据至该些驱动电路9，该些驱动电路9依据经转换的第Q笔资料产生多个源极讯号，以驱动显示面板10显示对应第Q笔数据的影像。于此第m扫描讯号的扫描期间，第Q+1笔数据先传送至数据缓冲电路的输入栓锁电路3，而暂存于输入栓锁电路3。于第m+1扫描讯号的扫描期间，暂存于输入栓锁电路3的第Q+1笔数据被输出至数据栓锁电路5，以提供第Q+1笔数据至该些准位转换电路7，以转换第Q+1笔数据的电压准位，并输出经转换的第Q+1笔数据至该些驱动电路9，以驱动显示面板10显示对应第Q+1笔数据的影像。于此第m+1扫描讯号的扫描期间，第Q+2笔数据先传输至数据缓冲电路的输入栓锁电路3，而暂存于输入栓锁电路3，以于第m+2扫描讯号的扫描期间，传送第Q+2笔数据至数据栓锁电路5，以提供第Q+2笔数据至该些准位转换电路7，进而让该些驱动电路9驱动显示面板10显示对应第Q+2笔数据的影像。于此第m+2扫描讯号的扫描期间，第Q+3笔数据先传输至数据缓冲电路的输入栓锁电路3，而暂存于输入栓锁电路3。
基于上述，旧有源极驱动器的数据暂存技术必须预先暂存在下一扫描期间显示影像所需要的数据，如此，数据缓冲电路需数据栓锁电路5以栓锁数据，而额外增加电路进而增加电路布局面积。此外，当显示设备的分辨率越高时，数据栓锁电路5需栓锁的数据越多，如此即会增加电路而增加电路布局面积。
鉴于上述问题，本发明提出一种源极驱动器与一种复合准位转换电路，其可简化电路及减少电路布局面积。
发明内容
本发明的目的，在于提供一种源极驱动器，其可简化电路及减少电路布局面积。
本发明的目的，在于提供一种复合准位转换电路，其可转换数据的电压准位，并可栓锁转换后的数据，如此可简化电路及减少电路布局面积。
本发明关于一种源极驱动器，其包含一数据暂存电路、多个准位转换电路与多个驱动电路。数据暂存电路于一驱动期间接收与暂存多个像素数据。该些准位转换电路耦接数据暂存电路，于驱动期间转换数据暂存电路暂存的该些像素数据的电压准位。该些驱动电路耦接该些准位转换电路，并于驱动期间依据经该些准位转换电路转换的该些像素数据产生多个源极讯号。
本发明关于一种源极驱动器，其包含一数据暂存电路与多个驱动电路。数据暂存电路接收多个像素数据，并转换该些像素数据的电压准位，且栓锁经转换的该些像素数据。该些驱动电路耦接数据暂存电路，并依据经转换的该些像素数据产生多个源极讯号。
本发明关于一种复合准位转换电路，其转换一数据的电压准位，并栓锁经转换的数据。
附图说明
图1：其为习知显示设备的电路图；
图2：其为习知源极驱动器的运作的时序图；
图3：其为本发明的显示设备的一实施例的示意图；
图4：其为本发明的源极驱动器的第一实施例的电路图；
图5：其为本发明的源极驱动器的运作的实施例的时序图；
图6：其为本发明的源极驱动器的第二实施例的电路图；
图7：其为本发明的源极驱动器的第三实施例的电路图；
图8：其为本发明的复合准位转换电路的第一实施例的电路图；
图9：其为本发明的复合准位转换电路的第二实施例的电路图；
图10：其为本发明的复合准位转换电路的第三实施例的电路图；及
图11：其为本发明的复合准位转换电路的第四实施例的电路图。
【图号对照说明】
1 移位寄存器
3 输入栓锁电路
5 数据栓锁电路
7 准位转换电路
9 驱动电路
10 显示面板
11 源极驱动器
12 闸极驱动器
13 时序控制器
20 伽玛电路
21 运算放大器
30 栓锁控制电路
40 输入栓锁电路
60 准位转换电路
70 数字模拟转换电路
80 输出缓冲器
90 复合准位转换电路
91 输入电路
92 致能电路
93 复合电路
94 限流电路
A1 源极线
A2 源极线
A3 源极线
A4 源极线
A5 源极线
A6 源极线
A7 源极线
A8 源极线
AND 逻辑电路
B1 闸极线
B2 闸极线
B3 闸极线
B4 闸极线
B5 闸极线
B6 闸极线
CLK 时脉讯号
DATA 像素数据
DATA[0] 第一位像素数据
EN 致能讯号
G1 扫描讯号
G2 扫描讯号
G3 扫描讯号
G4 扫描讯号
G5 扫描讯号
G6 扫描讯号
M10 晶体管
M11 晶体管
M12 晶体管
M13 晶体管
M14 晶体管
M15 晶体管
M16 晶体管
M17 晶体管
M18 晶体管
M19 晶体管
M20 晶体管
M21 晶体管
M22 晶体管
M23 晶体管
M24 晶体管
M25 晶体管
M26 晶体管
M27 晶体管
M28 晶体管
M29 晶体管
NAND 逻辑电路
O 输出端
Pixel 像素
R 电阻串
S1 源极讯号
S2 源极讯号
S3 源极讯号
S4 源极讯号
S5 源极讯号
S6 源极讯号
S7 源极讯号
S8 源极讯号
Sc 控制讯号
SET 设定讯号
S70 像素讯号
V0 伽玛讯号
V63 伽玛讯号
VBP 第一控制电压
VBN 第二控制电压
VDD1 第一输入电源
VDD2 第二输入电源
VSS1 第一参考电压
VSS2 第二参考电压
XDATA[0] 反相第一位像素数据
XEN 致能讯号
XO 反相输出端
XSc 控制讯号
具体实施方式
为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：
在说明书及请求项当中使用了某些词汇指称特定的组件，然，所属本发明技术领域中具有通常知识者应可理解，制造商可能会用不同的名词称呼同一个组件，而且，本说明书及请求项并不以名称的差异作为区分组件的方式，而是以组件在整体技术上的差异作为区分的准则。在通篇说明书及请求项当中所提及的「包含」为一开放式用语，故应解释成「包含但不限定于」。再者，「耦接」一词在此包含任何直接及间接的连接手段。因此，若文中描述一第一装置耦接一第二装置，则代表第一装置可直接连接第二装置，或可透过其他装置或其他连接手段间接地连接至第二装置。
请参阅图3，其为本发明的显示设备的一实施例的示意图。如图所示，显示设备包含一显示面板10、一源极驱动器11、一闸极驱动器12与一时序控制器13。时序控制器13耦接源极驱动器11与闸极驱动器12，源极驱动器11与闸极驱动器12分别耦接显示面板10。时序控制器13输出一设定讯号SET、一时脉讯号CLK与多个像素数据DATA至源极驱动器11，时序控制器13亦会输出时脉讯号CLK至闸极驱动器12。于本发明的一实施例中，每一笔像素数据DATA可以为18位数据，例如红色(R)、绿色(G)、蓝色(B)的分辨率分别为6位，即表示每一子像素Sub-Pixel的分辨率为6位，所以，时序控制器13每次可输出包含18位的一笔像素数据DATA，但并非以此为限。于本实施例中，时序控制器13以串行方式传输该些像素数据DATA。
显示面板10包含多个源极线A1、A2、A3、A4、A5、A6、A7、A8、多个闸极线B1、B2、B3、B4、B5、B6，该些源极线A1-A8耦接源极驱动器11，该些闸极线B1-B6耦接闸极驱动器12。源极驱动器11经由该些源极线A1-A8输出多个源极讯号S1、S2、S3、S4、S5、S6、S7、S8至显示面板10的多个子像素Sub-Pixel，每一子像素Sub-Pixel具有一晶体管、一储存电容与一液晶电容，为了简绘图式，且此为本领域技术人员皆知技术，所以图并未绘示。闸极驱动器12经由该些闸极线B1-B6输出多个扫描讯号G1、G2、G3、G4、G5、G6至显示面板10的该些子像素Sub-Pixel，而控制该些子像素Sub-Pixel接收该些源极讯号S1-S8。
请参阅图4，其为本发明的源极驱动器的第一实施例的电路图。如图所示，源极驱动器11包含一数据暂存电路、多个准位转换电路60与多个驱动电路。源极驱动器11更可包含一伽玛电路20，伽玛电路20产生多个伽玛讯号V0-V63，并提供至驱动电路，该些伽玛讯号V0-V63分别为不同电压，而对应不同灰阶。图4所示的伽玛电路20为配合源极驱动器11的运作的示意的用，详细电路并未绘示，伽玛电路20可以不包含于源极驱动器11内。再者，如前所述，由于该些像素数据DATA包含多个字元，所以，源极驱动器11需有多个个准位转换电路60，然，图4实施例作为说明的用，仅绘出单一准位转换电路60。同理，图3实施例的显示面板10包含8条源极线B1-B8则需要8组驱动电路，然，图4实施例作为说明的用，仅绘出单一驱动电路。
复参阅图4，数据暂存电路耦接图3所示的时序控制器13，而接收设定讯号SET、时脉讯号CLK与该些像素数据DATA。数据暂存电路耦接该些准位转换电路60，而输出暂存于数据暂存电路的该些像素数据DATA至该些准位转换电路60。该些准位转换电路60转换该些像素数据DATA的电压准位，而输出经转换的该些像素数据DATA至其耦接的该些驱动电路。该些驱动电路耦接伽玛电路20与显示面板10，依据经转换的该些像素数据DATA与该些伽玛讯号V0-V63产生该些源极讯号S1-S8，以驱动显示面板10显示影像。
图4的数据暂存电路接收与暂存该些像素数据DATA，并直接输出该些像素数据DATA至该些准位转换电路60。数据暂存电路依据时脉讯号CLK依序接收该些像素数据DATA并栓锁该些像素数据DATA而暂存该些像素数据DATA，且输出该些像素数据DATA至该些准位转换电路60。再者，在闸极驱动器12扫描显示面板10的该些闸极线B1-B6的期间，源极驱动器11可以传送该些源极讯号S1-S8至该些子像素Sub-Pixel，以驱动显示面板10显示对应该些像素数据DATA的影像，所以，闸极驱动器12扫描每一条闸极线B1-B6的每一扫描期间是源极驱动器11驱动每一行子像素Sub-Pixel的一驱动期间。于一驱动期间，例如，闸极驱动器12扫描闸极线B1的扫描期间，数据暂存电路接收与暂存该些像素数据DATA，并传输该些像素数据DATA至该些准位转换电路60，及于此驱动期间该些准位转换电路60转换数据暂存电路暂存的该些像素数据DATA的电压准位，而且于此驱动期间该些驱动电路依据经该些准位转换电路60转换的该些像素数据DATA而产生该些源极讯号S1-S8。
图4所示的源极驱动器11于一驱动期间接收该些像素数据DATA，并于此驱动期间转换像素数据DATA的电压准位，以产生该些源极讯号S1-S8，而驱动显示面板10显示对应该些像素数据DATA的影像，且于此驱动期间并不预先暂存在下一驱动期间显示影像所需的像素数据DATA。故，图4所示的源极驱动器11相较于图1所示的习知源极驱动器，图4所示的源极驱动器11的数据缓冲电路可不包含数据栓锁电路(Data Latch)5，即可不需要设置数据栓锁电路5，而可简化电路及减少电路布局面积。
图4实施例的数据暂存电路可包含一栓锁控制电路30与一输入栓锁电路(inputlatch)40，且不具有图1所示的数据栓锁电路5，其中，栓锁控制电路30可以为一移位寄存器(shift register)。栓锁控制电路30接收设定讯号SET，设定讯号SET可以为一旗标(flag)讯号，如此栓锁控制电路30依据时脉讯号CLK移位设定讯号SET的位数据，而产生控制讯号Sc，即栓锁控制电路30依据时脉讯号CLK与设定讯号SET产生控制讯号Sc。栓锁控制电路30耦接输入栓锁电路40，并于驱动期间控制输入栓锁电路40栓锁该些像素数据DATA，以暂存该些像素数据DATA。输入栓锁电路40于驱动期间依据时脉讯号CLK接收该些像素数据DATA，且依据控制讯号Sc栓锁该些像素数据DATA。因为栓锁控制电路30依据时脉讯号CLK移位设定讯号SET的位数据，而产生控制讯号Sc，所以控制讯号Sc可表示时序控制器13目前传送第几笔像素数据DATA，例如第三笔像素数据，如此输入栓锁电路40可依据控制讯号Sc栓锁第三笔像素数据DATA。
复参阅图4，驱动电路可以包含多个数字模拟转换电路70与多个输出缓冲器80，惟，图4作为实施例说明的用，所以仅绘出单一数字模拟转换电路70与单一输出缓冲器80。或者，源极驱动器11可以包含多个驱动电路，每一驱动电路包含单一数字模拟转换电路70与单一输出缓冲器80。该些数字模拟转换电路70耦接该些准位转换电路60，并于驱动期间(即一扫描线的扫描期间)依据经该些准位转换电路60转换的该些像素数据DATA产生多个像素讯号S70。该些输出缓冲器80耦接该些数字模拟转换电路70，并于此驱动期间依据该些像素讯号S70产生该些源极讯号S1-S8，而驱动显示面板10。
再者，伽玛电路20耦接该些数字模拟转换电路70，并产生该些伽玛讯号V0-V63，且提供至该些数字模拟转换电路70。该些数字模拟转换电路70依据经该些准位转换电路60转换的该些像素数据DATA选择该些伽玛讯号V0-V63而产生该些像素讯号S70。伽玛电路20可以包含一电阻串R与多个运算放大器21，该些运算放大器21提供多个供应电压至电阻串R的两端点，以产生显示不同灰阶所需的该些伽玛讯号V0-V63。
请参阅图5，其为本发明的源极驱动器的运作的实施例的时序图。如图所示，在第m扫描讯号扫描第m闸极线的扫描期间，例如第一闸极线B1，源极驱动器11驱动第m闸极在线的第n子像素Sub-Pixel，例如第三子像素Sub-Pixel，以显示对应第Q笔数据的影像，即源极驱动器11产生第n源极讯号至第n源极线，例如产生第三源极讯号S3至第三源极线A3，以驱动第一闸极线B1上的第三子像素Sub-Pixel。源极驱动器11驱动第m闸极线所耦接的该些子像素Sub-Pixel的驱动期间相当于第m闸极线的扫描期间。于第m闸极线的扫描期间(驱动期间)，栓锁控制电路30控制输入栓锁电路40栓锁第Q笔数据。因图3实施例是以源极驱动器11作为说明，所以配合图3实施例，图5实施例的第Q笔数据可以是第Q笔像素数据DATA。在扫描期间接收与栓锁第Q笔数据后，输入栓锁电路40输出第Q笔数据至该些准位转换电路60，该些准位转换电路60转换第Q笔数据的电压准位。经转换后第Q笔数据的电压准位可以依据使用需求而设计转换为中压准位或高压准位，其非本发明所限。的后，驱动电路的数字模拟转换电路70依据经转换的第Q笔数据选择该些伽玛讯号V0-V63的一而产生像素讯号S70。输出缓冲器80接收像素讯号S70而产生第n源极讯号，以驱动显示面板10的第m闸极在线的第n子像素Sub-Pixel显示对应第Q笔数据的影像。第n源极讯号的电压准位依显示影像的内容而变化，所以图5所绘的电压准位仅作示意的用。
再者，当闸极驱动器12输出第m+1扫描讯号扫描第m+1闸极线时，例如第二闸极线B2，源极驱动器11的数据暂存电路在此扫描期间接收与暂存第Q+1笔数据，并输出第Q+1笔数据至该些准位转换电路60，且源极驱动器11的驱动电路依据经该些准位转换电路60转换后的第Q+1笔数据产生第n源极讯号。即源极驱动器11在第m+1扫描讯号的扫描期间完成上述接收与暂存第Q+1笔数据并产生对应第Q+1笔数据的第n源极讯号，如此不同于习知源极驱动器需于图2所示的两条扫描线(m、m+1)的两个扫描期间，先预先暂存第Q+1笔数据而再产生对应第Q+1笔数据的第n源极讯号。换言之，本发明舍去习知技术于前一驱动期间预先暂存数据(像素数据DATA)的方式，而使源极驱动器11无须设置图1所示的习知数据栓锁电路5，可达到简化电路且减少电路面积的目的。同理，本发明源极驱动器11亦是在第m+2扫描讯号的扫描期间(驱动期间)，例如第三扫描线B3的扫描期间，接收第Q+2笔数据并产生对应第Q+2笔数据的第n源极讯号。再者，图5所示的第Q笔资料、第Q+1笔数据与第Q+2笔数据可以包含1位数据或多个字元数据，其定义非本发明所限。
请参阅图6，其为本发明的源极驱动器的第二实施例的电路图。如图所示，图6实施例的源极驱动器11无图4实施例的源极驱动器11包含的准位转换电路60，也并未有输入栓锁电路40，图6实施例的源极驱动器11包含一数据暂存电路与多个驱动电路。数据暂存电路接收该些像素数据DATA，且转换该些像素数据DATA的电压准位，并栓锁经转换的该些像素数据DATA。该些驱动电路耦接数据暂存电路，且依据经转换的该些像素数据DATA产生该些源极讯号S1-S8。换言之，因数据暂存电路设计为具有相应准位转换电路60的功能，即具有转换数据的电压准位的功能，所以图6实施例的源极驱动器11可不包含该些准位转换电路60，如图6所示的虚线框Level Shifter。再者，图6实施例的源极驱动器11同样未设置图1所示的习知数据栓锁电路5，如图6所示的虚线框DATA Latch，所以，图6的数据暂存电路与该些驱动电路同样于一条扫描线的扫描期间接收该些像素数据DATA并产生该些源极讯号S1-S8。即数据暂存电路于驱动期间接收该些像素数据DATA与转换该些像素数据DATA的电压准位，并栓锁经转换的该些像素数据DATA。该些驱动电路于驱动期间依据经转换的该些像素数据DATA产生该些源极讯号S1-S8。
承接上述，数据暂存电路除了转换该些像素数据DATA的电压准位，也会栓锁经转换的该些像素数据DATA。换言的，数据暂存电路除了具有转换数据的电压准位的功能，更包含栓锁经转换后的数据的功能。如图6所示，数据暂存电路的栓锁控制电路30如同图4的栓锁控制电路30产生控制讯号Sc，于此不再覆述。图6实施例的数据暂存电路不同于图4实施例的数据暂存电路的处，在于图6实施例的数据暂存电路包含多个复合准位转换电路90，由于该些像素数据DATA包含多个字元数据，所以数据暂存电路包含多个复合准位转换电路90，其数量依显示分辨率需求而改变。该些复合准位转换电路90接收该些数据(像素数据DATA)，并转换该些数据(像素数据DATA)的电压准位，且栓锁经转换的该些数据(像素数据DATA)。
此外，该些复合准位转换电路90接收栓锁控制电路30输出的控制讯号Sc与时脉讯号CLK，以依据控制讯号Sc与时脉讯号CLK栓锁经转换的该些数据。换言之，该些复合准位转换电路90可以兼具转换数据的电压准位并栓锁(暂存)数据的功能，而可更进一步简化源极驱动器11的电路，并减少电路面积。再者，图6是说明复合准位转换电路90应用于源极驱动器11的实施例，所以复合准位转换电路90所处理的数据可以是像素数据DATA。于本发明的另一实施例中，该些复合准位转换电路90可接收另一时脉讯号，实时序控制器13产生此另一时脉讯号，该些复合准位转换电路90未并一定需要接收图3所示的时脉讯号CLK。
请参阅图7，其为本发明的源极驱动器的第三实施例的电路图。如图所示，图7实施例相较于图4实施例与图6实施例是源极驱动器11的另一种实施方式。图7实施例的数据暂存电路包含图4实施例的输入栓锁电路40与图6实施例的该些复合准位转换电路90，输入栓锁电路40耦接该些复合准位转换电路90。换言之，图7实施例的数据暂存电路于接收该些像素数据DATA后，栓锁接收的该些像素数据DATA。即输入栓锁电路40接收该些像素数据DATA，并暂存该些像素数据DATA。该些复合准位转换电路90接收该输入栓锁电路40暂存的该些像素数据DATA，并转换该些像素数据DATA的电压准位。此外，该些复合准位转换电路90栓锁经转换的该些像素数据DATA。换言之，因图7实施例的源极驱动器11具有输入栓锁数据的功能与输出栓锁数据的功能，所以，图7实施例的源极驱动器11可以如图2习知源极驱动器的运作方式，于不同扫描期间接收数据与产生源极讯号，或者如本发明图5实施例于同一扫描期间接收数据与产生源极讯号。
此外，图7实施例的该些复合准位转换电路90更可接收一致能讯号EN/XEN，该些复合准位转换电路90依据致能讯号EN/XEN转换该些像素数据DATA的电压准位与栓锁经转换的该些像素数据DATA。致能讯号EN/XEN可产生于时序控制器13。
请参阅图8，其为本发明的复合准位转换电路的第一实施例的电路图。如图所示，每一复合准位转换电路90可以包含一输入电路91、一致能电路92与一复合电路93。输入电路91接收数据，数据可以是像素数据DATA，于图8所示，输入电路91接收像素数据DATA的第一位像素数据DATA[0]。复合电路93经致能电路92耦接输入电路91，并转换像素数据DATA的电压准位，且栓锁经转换的像素数据DATA，如图8所示，复合电路93转换且栓锁第一位像素数据DATA[0]。致能电路92耦接复合电路93与输入电路91及接收一致能讯号EN，并控制复合电路93转换像素数据DATA的电压准位与栓锁经转换的像素数据DATA。如图8所示，复合电路93依据第一位像素数据DATA[0]转换第一位像素数据DATA[0]的电压准位，而输出于输出端O，即相当于复合准位转换电路90接收第一位像素数据DATA[0]，而转换第一位像素数据DATA[0]的电压准位，以输出不同电压准位(较高或较低)的第一位像素数据DATA[0]。再者，图8的输入电路91、致能电路92与复合电路93可以由MOS晶体管实施。此外，复合准位转换电路90可以更包含一限流电路94。限流电路94耦接于复合电路93与一第一输入电源VDD1之间，而限制第一输入电源VDD1的一输入电流。
承接上述，反相第一位像素数据XDATA[0]的电压准位相反于第一位像素数据DATA[0]的电压准位。当致能讯号EN的电压准位为高准位(1)且第一位像素数据DATA[0]的电压准位为高准位(1)时，输入电路91的一晶体管M11处于导通状态，而输入电路91的一晶体管M12处于截止状态，致能电路92的一晶体管M15与一晶体管M16处于导通状态。晶体管M11与M12耦接于第一参考电压VSS1，第一参考电压VSS1可为接地电压，但并非限制仅能为接地电压，晶体管M15与M16分别耦接于晶体管M11与M12，晶体管M11、M12、M15、M16可为NMOS晶体管。如此，致能电路92与复合电路93的一耦接端，即一反相输出端XO的电压准位为第一参考电压VSS1的电压准位。由于复合电路93的一晶体管M18的一闸极与一晶体管M14的一闸极耦接反相输出端XO，且晶体管M18可为PMOS晶体管，而晶体管M14可为NMOS晶体管，因此反相输出端XO的电压准位为第一参考电压VSS1的电压准位时，晶体管M18处于导通状态，而晶体管M14处于截止状态。如此，耦接晶体管M18的一源极的第一输入电源VDD1充电复合准位转换电路90的输出端O，输出端O的电压准位上升，换言之，第一位像素数据DATA[0]的电压准位经由复合准位转换电路90转换至第一输入电源VDD1的电压准位，于图8实施例，第一位像素数据DATA[0]的电压准位上升至第一输入电源VDD1的电压准位。输出端O可为晶体管M18的一汲极，晶体管M14的一汲极耦接于晶体管M18的汲极，而晶体管M14的一源极耦接于第一参考电压VSS1。此外，晶体管M16的汲极亦耦接于输出端O。第一输入电源VDD1的电压准位高于第一参考电压VSS1的电压准位。
复合电路93的一晶体管M17的一闸极与一晶体管M13的一闸极耦接输出端O，且晶体管M17可为PMOS晶体管，而晶体管M13可为NMOS晶体管，因此输出端O的电压准位为第一输入电源VDD1的电压准位时，晶体管M17处于截止状态，而晶体管M13处于导通状态。如此，耦接晶体管M17的一源极的第一输入电源VDD1并未对复合准位转换电路90的反相输出端XO充电，且晶体管M13处于导通状态而让反相输出端XO的电压准位保持在第一参考电压VSS1的电压准位。晶体管M13的一汲极、晶体管M17的一汲极与晶体管M15的一汲极相互耦接而为反相输出端XO，晶体管M13的一源极耦接于第一参考电压VSS1。
其中，当复合准位转换电路90不包含限流电路94时，输出端O的电压准位为第一输入电源VDD1的电压准位。反的，当复合准位转换电路90包含限流电路94时，限流电路94限制第一输入电源VDD1的输入电流，所以输出端O的最终电压准位可以由限流电路94决定。
再者，当第一位像素数据DATA[0]的电压准位为低准位(0)时，反相第一位像素数据XDATA[0]的电压准位为高准位(1)。当致能讯号EN同样为高准位(1)时，输入电路91的晶体管M11处于截止状态，而输入电路91的晶体管M12处于导通状态。致能电路92的晶体管M15与晶体管M16处于导通状态。复合准位转换电路90的输出端O的电压准位为第一参考电压VSS1的电压准位，所以，晶体管M17处于导通状态，而晶体管M13处于截止状态。如此，第一输入电源VDD1充电复合准位转换电路90的反相输出端XO，反相输出端XO的电压准位上升，而且反相输出端XO的电压准位同样会因复合准位转换电路90是否包含限流电路94，而有不同的电位。另外，每一复合准位转换电路90更可包含一逻辑电路AND，于本发明的一实施例中，逻辑电路AND为一与门，其接收栓锁控制电路30的控制讯号Sc与时序产生器13的时脉讯号CLK，以产生致能讯号EN。
此外，在输入电路91接收的像素数据DATA的电压准位从高准位(1)转变低准位(0)时，因反相输出端XO的电压准位尚未上升至截止晶体管M18的能力，所以晶体管M12对输出端O的放电能力(下拉电压准位的能力)需高于第一输入电源VDD1经由晶体管M18对输出端O的充电能力(提升电压准位的能力)。所以，当复合准位转换电路90包含限流电路94时，有助于限制第一输入电源VDD1的输入电流的强度，即限制第一输入电源VDD1经由晶体管M18对输出端O的充电能力，而利于输出端O的高低电压准位的转态。同理，当在输入电路91接收的像素数据DATA的电压准位从低准位(0)转变高准位(1)时，限流电路94有助于反相输出端XO的高低电压准位的转态。
如上所述，图8的复合准位转换电路90具有栓锁(暂存)数据的功能，即当致能讯号EN的电压准位转变为低准位时，致能电路92控制复合电路93栓锁输出端O与反相输出端XO的电压准位，即栓锁转换后的像素数据DATA。再者，当复合准位转换电路90处于栓锁数据的状态时，限流电路94可以提升第一输入电源VDD1的输入电流，即限流电路94降低衰减输入电流的能力。换言之，限流电路94可以增加复合准位转换电路90锁存像素数据DATA的能力，以避免噪声干扰。此外，复合电路93的晶体管M13与晶体管M14在复合准位转换电路90处于栓锁像素数据DATA的状态时，可维持输出端O或反相输出端XO的电压准位于第一参考电压VSS1的电压准位。
请参阅图9，其为本发明的复合准位转换电路的第二实施例的电路图。如图所示，复合准位转换电路90的限流电流94内的多个电流源可以由晶体管M10、M19实施，晶体管M10、19可为PMOS。晶体管M10、M19的一闸极分别耦接一第一控制电压VBP，且经由第一控制电压VBP的电压准位高低不同，而可以决定限流电路94限制第一输入电源VDD1的输入电流的程度。晶体管M10、M19的一源极分别耦接第一输入电源VDD1，而晶体管M10、M19的一汲极分别耦接晶体管M18的源极与晶体管M17的源极。
请参阅图10，其为本发明的复合准位转换电路的第三实施例的电路图。如图所示，复合准位转换电路90可以由第九、十图的NMOS晶体管、PMOS晶体管实施，亦可以改由图10的PMOS晶体管、NMOS晶体管实施。其中，实施例的差异在于，图10的复合准位转换电路90耦接一第二输入电源VDD2与一第二参考电压VSS2。第二输入电源VDD2的电压准位低于第一输入电源VDD1的电压准位，第二参考电压VSS2的电压准位低于第一参考电压VSS1的电压准位。于本发明的一实施例中，第二参考电压VSS2可为负电压。于此实施例，致能电路92的一晶体管M25、一晶体管M26的闸极耦接致能讯号XEN。另外，此实施例的复合准位转换电路90更可包含一逻辑电路NAND，于本发明的一实施例中，逻辑电路NAND为一与非门，其接收栓锁控制电路30的控制讯号Sc与时序产生器13的时脉讯号CLK，以产生致能讯号XEN。其余技术相似于图8实施例的说明，于此不再覆述。
请参阅图11，其为本发明的复合准位转换电路的第四实施例的电路图。如图所示，限流电路94同样可以利用NMOS晶体管实施。晶体管M20、M29分别耦接一第二控制电压VBN，且经由第二控制电压VBN的电压准位高低不同，而可以决定限流电路94限制第二参考电压VSS2的下拉能力。
综上所述，本发明揭示一种源极驱动器，其包含一数据暂存电路、多个准位转换电路与多个驱动电路。数据暂存电路于一驱动期间接收与暂存多个像素数据。该些准位转换电路于此驱动期间转换数据暂存电路暂存的该些像素数据的电压准位。该些驱动电路于此驱动期间依据经转换的该些像素数据产生多个源极讯号。源极驱动器于驱动期间接收该些像素数据，并依据所接收的像素数据产生该些源极讯号，以驱动显示面板显示影像，而不预先暂存在下一驱动期间显示影像所需的像素数据，如此可简化电路及减少电路布局面积。
本发明揭示另一种源极驱动器，其包含一数据暂存电路与多个驱动电路。数据暂存电路接收多个像素数据，并转换该些像素数据的电压准位，且栓锁经转换的该些像素数据。该些驱动电路耦接数据暂存电路，并依据经转换的该些像素数据产生多个源极讯号。由于数据暂存电路可转换该些像素数据的电压准位，并栓锁经转换的该些像素数据，如此可简化电路及减少电路布局面积。
本发明揭示一种复合准位转换电路，其转换一数据的电压准位，并栓锁经转换的该数据。如此，可简化电路及减少电路布局面积。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。

Claims (12)

1.一种源极驱动器，其特征在于，其包含：
一数据暂存电路，于一驱动期间，接收与暂存多个像素数据；
多个准位转换电路，耦接该数据暂存电路，于该驱动期间转换该数据暂存电路暂存的该些像素数据的电压准位；及
多个驱动电路，耦接该些准位转换电路，于该驱动期间依据经该些准位转换电路转换的该些像素数据产生多个源极讯号；
其中，该驱动期间为一闸极线的一扫描期间。
2.如权利要求1所述的源极驱动器，其特征在于，其中，该数据暂存电路包含：
一栓锁控制电路，依据一设定讯号与一时脉讯号输出一控制讯号；及
一输入栓锁电路，耦接该栓锁控制电路，于该驱动期间接收该些像素数据，并依据该控制讯号栓锁该些像素数据。
3.如权利要求1所述的源极驱动器，其特征在于，其中，该些驱动电路包含：
多个数字模拟转换电路，耦接该些准位转换电路，于该驱动期间依据经该些准位转换电路转换的该些像素数据产生多个像素讯号；及
多个输出缓冲器，耦接该些数字模拟转换电路，于该驱动期间依据该些像素讯号产生该些源极讯号。
4.如权利要求3所述的源极驱动器，其特征在于，其包含：
一伽玛电路，耦接该些数字模拟转换电路，产生多个伽玛讯号，该些数字模拟转换电路依据经该些准位转换电路转换的该些像素数据选择该些伽玛讯号而产生该些像素讯号。
5.一种源极驱动器，其特征在于，其包含：
一数据暂存电路，于一驱动期间接收多个像素数据，于该驱动期间转换该些像素数据的电压准位，并栓锁经转换的该些像素数据；及
多个驱动电路，耦接该数据暂存电路，于该驱动期间依据经转换的该些像素数据产生多个源极讯号；
其中，该驱动期间为一闸极线的一扫描期间。
6.如权利要求5所述的源极驱动器，其特征在于，其中，该些驱动电路包含：
多个数字模拟转换电路，耦接该数据暂存电路，依据经转换的该些像素数据产生多个像素讯号；及
多个输出缓冲器，耦接该些数字模拟转换电路，依据该些像素讯号产生该些源极讯号。
7.如权利要求6所述的源极驱动器，其特征在于，其包含：
一伽玛电路，耦接该些数字模拟转换电路，产生多个伽玛讯号，该些数字模拟转换电路依据经转换的该些像素数据选择该些伽玛讯号而产生该些像素讯号。
8.如权利要求5所述的源极驱动器，其特征在于，其中，该数据暂存电路包含：
多个复合准位转换电路，接收该些像素数据，并转换该些像素数据的电压准位，且栓锁经转换的该些像素数据。
9.如权利要求8所述的源极驱动器，其特征在于，其中，每一该复合准位转换电路包含：
一输入电路，接收该像素数据；
一复合电路，耦接该输入电路，并转换该像素数据的电压准位，且栓锁经转换的该像素数据；及
一致能电路，耦接该复合电路，控制该复合电路栓锁经转换的该像素数据。
10.如权利要求9所述的源极驱动器，其特征在于，其中，每一该复合准位转换电路包含：
一限流电路，耦接于该复合电路与一输入电源之间，限制该输入电源的一输入电流。
11.如权利要求8所述的源极驱动器，其特征在于，其中该数据暂存电路包含：
一栓锁控制电路，依据一设定讯号与一时脉讯号输出一控制讯号至该些复合准位转换电路，该些复合准位转换电路依据该控制讯号栓锁经转换的该些像素数据。
12.如权利要求8所述的源极驱动器，其特征在于，其中该数据暂存电路包含：
一输入栓锁电路，耦接该些复合准位转换电路，并接收该些像素数据，且栓锁该些像素数据；
其中，该些复合准位转换电路接收该输入栓锁电路栓锁的该些像素数据，并转换该些像素数据的电压准位。
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