CN110955292A - 偏压电路 - Google Patents

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Abstract

一种偏压电路，用以给一麦克风供电，并包括一第一阻抗元件、一第二阻抗元件、一检测电路以及一控制电路。第一阻抗元件具有一第一阻抗，并耦接于一第一电源节点与麦克风的一第一端之间。第二阻抗元件具有一第二阻抗，并耦接于麦克风的一第二端与一第二电源节点之间。检测电路耦接于第一及第二端之间，并根据麦克风所产生的模拟信号产生一检测信号。控制电路根据检测信号调整第一及第二阻抗。

Description

偏压电路
技术领域
本发明有关于一种偏压电路，特别是有关于一种给麦克风供电的偏压电路。
背景技术
语音以及音讯频带应用常常使用麦克风来拾取环境中的语音或音讯能量且将其转换成电压或电流。麦克风可应用于许多装置中，如，电话、录音机(recorder)、助听器(hearing aid)。
发明内容
本发明提供一种偏压电路，用以给一麦克风供电。麦克风根据环境的声音，产生一模拟信号。本发明的偏压电路包括一第一阻抗元件、一第二阻抗元件、一检测电路以及一控制电路。第一阻抗元件具有一第一阻抗，并耦接于一第一电源节点与麦克风的一第一端之间。第二阻抗元件具有一第二阻抗，并耦接于麦克风的一第二端与一第二电源节点之间。检测电路耦接于第一及第二端之间，并根据模拟信号产生一检测信号。控制电路根据检测信号调整第一及第二阻抗。
附图说明
图1为本发明的操作电路的示意图；
图2为本发明的偏压电路的一可能示意图；
图3为本发明的检测电路的一可能示意图；
图4为本发明的模拟信号的一可能示意图；
图5为本发明的计数器的一可能示意图；
图6为本发明的非挥发性D型正反器的一可能实施例。
附图标号
100：操作电路；
110、210：麦克风；
120：偏压电路；
SAC：模拟信号；
221、222：阻抗元件；
223：检测电路；
224：控制电路；
NP1、NP2：电源节点；
IO1～IO6：输入输出接脚；
211：第一端；
212：第二端；
GND：接地电压；
SD：检测信号；
225：电源供应器；
Imic：输出电流；
310：比较器；
320：处理电路；
330：计数器；
SCP：比较结果；
400：预设期间；
PL：预设电平；
TRI：触发信号；
CT：计数值；
SRT：重置信号；
DFF、DFF1～DFFn：非挥发性D型正反器；
CLK、CLK1～CLKn：时脉端；
D、D1～Dn：输入端；
Q、Q1～Qn：输出端；
QB、QB1～QBn：反相输出端；
RD、RD1～RDn：读端；
WD1～WDn：写端；
RB、RB1～RBn：重置端；
531：读写控制单元；
532：非门
SBOR：输入信号；
SRD：读信号；
SBRD：反相读信号；
SWR：写信号；
620：写电路；
630：非挥发性存储元件；
640：读电路；
660：控制电路；
670：逻辑存储器电路；
661、663、664、666、673、679、682：非门；
662、665、671：与非门；
CK0、CK0B、CK1、CK1B：时脉信号；
672、674、675、676、678、680、681、641：传输门；
677：或非门；
SRT、SBRT：重置信号；
621、622：电平转换器；
TE：上电极；
BE：下电极；
623、624：缓冲器；
VDD：系统电压；
642：电阻器；
643、644：开关；
VFW：生成电压。
具体实施方式
为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合所附图式，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
图1为本发明的操作电路的示意图。如图所示，操作电路100包括一麦克风110以及一偏压电路120。麦克风110用以检测周围环境的声波，并根据检测结果产生一模拟信号SAC。本发明并不限定麦克风110种类。在一可能实施例中，麦克风110为一电容式麦克风(Condenser Microphone)。在其它实施例中，麦克风110根据周围环境的声波，产生一数字信号。
偏压电路120根据模拟信号SAC给麦克风110供电。在一可能实施例中，当麦克风110检测到一声波时，偏压电路120操作于一正常模式。在此模式下，偏压电路120提供一第一电流给麦克风110。然而，当麦克风110未检测到一声波时，偏压电路120进入一待机模式。在待机模式下，偏压电路120提供一第二电流给麦克风110。在本实施例，第二电流小于第一电流。由于流过麦克风110的电流变小，故可减少麦克风110的功耗。另外，在待机模式下，偏压电路120仍提供电流给麦克风110，故麦克风110仍具检测能力。当麦克风110检测到一声波时，麦克风110可快速地产生模拟信号SAC，用以唤醒偏压电路120，使得偏压电路120离开待机模式并迅速地进入正常模式。在正常模式下，由于偏压电路120提供较大的电流给麦克风110，故麦克风110可准确地检测环境的声波，使得偏压电路120正确地判断辨识出声波。在一可能实施例中，第一电流大于100uA，并且第二电流小于100uA。
图2为本发明的偏压电路的一可能示意图。如图所示，偏压电路120包括阻抗元件221、222、一检测电路223以及一控制电路224。阻抗元件221及222与麦克风210串联于电源节点NP1与NP2之间。电源节点NP1用以接收一第一操作电压，电源节点NP2用以接收一第二操作电压，如一接地电压GND。在本实施例中，第二操作电压小于第一操作电压。
阻抗元件221具有输入输出接脚IO1～IO3。输入输出接脚IO1耦接电源节点NP1。输入输出接脚IO2耦接控制电路224。输入输出接脚IO3耦接麦克风210的一第一端211。在本实施例中，阻抗元件221的阻抗取决于输入输出接脚IO1～IO3的至少一个的电平。举例而言，当输入输出接脚IO1～IO3的至少一个的电平改变时，阻抗元件221的阻抗也随之改变。
阻抗元件222具有输入输出接脚IO4～IO6。输入输出接脚IO4耦接麦克风110的一第二端212。输入输出接脚IO5耦接控制电路224。输入输出接脚IO6耦接电源节点NP2。在本实施例中，阻抗元件222的阻抗取决于输入输出接脚IO4～IO6的至少一个的电平。举例而言，当输入输出接脚IO4～IO6的至少一个的电平改变时，阻抗元件222的阻抗也随之改变。
本发明并不限定阻抗元件221及222的种类。在一可能实施例中，阻抗元件221及222均为可变电阻。在另一可能实施例中，阻抗元件221及222为电阻式随机存取存储器(resistive RAM)的存储单元(cell)。以阻抗元件221为例，假设阻抗元件221为一特定电阻式存储单元，其分别耦接一字元线、一位元线以及一源极线。在此例中，输入输出接脚IO1～IO3的一第一输入输出接脚耦接该字元线、输入输出接脚IO1～IO3的一第二输入输出接脚耦接该位元线、输入输出接脚IO1～IO3的一第三输入输出接脚耦接该源极线。
在一可能实施例中，阻抗元件221可能根据输入输出接脚IO1～IO3的电平进行一重置操作(reset)。在重置操作后，阻抗元件221的阻态为一高阻态(high-resistancestate，HRS)。在另一可能实施例中，阻抗元件221可能根据输入输出接脚IO1～IO3的电平进行一设定操作(set)。在设定操作后，阻抗元件221的阻态为一低阻态(low-resistancestate，LRS)。
在一正常模式，阻抗元件221的阻抗为一第一预设值，阻抗元件222的阻抗为一第二预设值。在一待机模式，阻抗元件221的阻抗为一第三预设值，阻抗元件222的阻抗为一第四预设值。在一可能实例中，第一预设值等于第二预设值，并且第三预设值等于第四预设值，但并非用以限制本发明。在其它实施例中，第一预设值不等于第二预设值，并且第三预设值不等于第四预设值。在一可能实施例中，第一及第二预设值约为2.2KΩ，第三及第四预设值可能在20KΩ～100KΩ之间。本发明并不限定第一至第四预设值的大小。只要在正常模式下检测电路223能有效检测到声波，而在待机模式下麦克风的功耗够低而能符合设计者的需求的预设值，都可作为第一至第四预设值的一个。
检测电路223耦接第一端211与第二端212，并根据模拟信号SAC产生一检测信号SD。在本实施例中，检测电路223判断模拟信号SAC是否符合一预设条件。当模拟信号SAC不符合预设条件时，表示麦克风210未检测到声波，或是环境里的声波太弱。因此，检测电路223透过检测信号SD命令控制电路224离开一正常模式并进入一休眠模式。此时，检测信号SD作为一休眠通知。
然而，当模拟信号SAC符合预设条件时，表示麦克风210已检测到声波。因此，检测电路223通过检测信号SD唤醒控制电路224，使得控制电路224离开休眠模式并进入正常模式。此时，检测信号SD作为一唤醒通知。当控制电路224操作在正常模式时，控制电路224进行一语音辨识操作，用以辨识周围环境的声波。
在一可能实施例中，预设条件指模拟信号SAC大于一预设电平的次数达一目标值。在此例中，检测电路223将模拟信号SAC与一预设电平作比较。当模拟信号SAC大于预设电平的次数小于目标值时，表示模拟信号SAC不符合预设条件。因此，检测电路223所产生的检测信号SD为一休眠通知。然而，当模拟信号SAC大于预设电平的次数达目标值时，表示模拟信号SAC符合预设条件。因此，检测电路223所产生的检测信号SD为一唤醒通知。
控制电路224根据检测信号SD调整阻抗元件221及222的阻抗。举例而言，当检测信号SD为一休眠通知时，表示麦克风210未检测到声波。因此，控制电路224进入一待机模式。在待机模式下，控制电路224增加阻抗元件221及222的阻抗。当检测信号SD为一唤醒通知时，表示麦克风210检测到声波。因此，控制电路224进入一正常模式。在正常模式下，控制电路224减少阻抗元件221及222的阻抗。
本发明并不限定控制电路224如何调整阻抗元件221及222的阻抗。在一可能实施例中，控制电路224改变输入输出接脚IO1～IO3的至少一个的电平，用以控制阻抗元件221的阻抗。同样地，控制电路224改变输入输出接脚IO4～IO6的至少一个的电平，用以控制阻抗元件222的阻抗。
在其它实施例中，偏压电路120更包括一电源供应器225。电源供应器225耦接电源节点NP1，用以提供一输出电流Imic。当控制电路224由一待机模式进入一正常模式时，控制电路224命令电源供应器225增加输出电流Imic。当控制电路224由一正常模式进入一待机模式时，控制电路224命令电源供应器225减少输出电流Imic。由于电源供应器225不需持续提供较高的电流，故电源供应器225具有较小的功耗。在一可能实施例中，在正常模式下，输出电流Imic约为170uA。在待机模式下，输出电流Imic小于100uA。本发明并不限定输出电流Imic的大小。只要在正常模式下检测电路223能有效检测到声波，而在待机模式下麦克风210的功耗够低而能符合设计者的需求，任何电流均可作为输出电流Imic。本发明并不限定电源供应器225的电路架构。在一可能实施例中，电源供应器225系为一稳压器(regulator)，如一低功耗低压降稳压器(low power low dropout voltage regulator，LPLDO)。
图3为本发明的检测电路的一可能示意图。在本实施例中，检测电路223包括一比较器310、一处理电路320以及一计数器330。比较器310接收模拟信号SAC，并将模拟信号SAC与一预设电平作比较，用以产生一比较结果SCP。图4为模拟信号SAC的一可能示意图。如图所示，模拟信号SAC为一交流信号。在预设期间400内，比较器310将模拟信号SAC与一预设电平PL作比较。并产生一比较结果S-CP。在一可能实施例中，预设期间400约为50μs。
在图3中，处理电路320根据比较结果SCP，判断模拟信号SAC是否大于预设电平PL，并记录模拟信号SAC大于预设电平PL的次数。在一可能实施例中，当模拟信号SAC大于预设电平PL时，处理电路320产生一触发信号TRI给计数器330，用以调整计数器330的计数值CT。在一可能实施例中，计数值CT逐渐递增或递减。
处理电路320读取计数值CT，用以判断模拟信号SAC大于预设电平PL的次数是否等于一目标值。当计数值CT达目标值时，表示模拟信号SAC符合一预设条件。因此，处理电路320产生检测信号SD，用以命令控制电路224进入一正常模式。然而，当计数值CT未达目标值时，表示模拟信号SAC不符合预设条件。因此，处理电路320透过检测信号SD命令控制电路224进入一待机模式。
在其它实施例中，在控制电路224进入正常模式后，控制电路224发出一重置信号SRT。处理电路320根据重置信号SRT，重置计数器330。因此，计数器330的计数值CT等于一初始值。另外，在正常模式下，控制电路224可能直接接收模拟信号SAC，用以辨识模拟信号SAC所代表的语音讯息。在此例中，控制电路224可能具有一交流-直流转换器(ADC)，用以将模拟信号SAC转换成一数字信号。
图5为本发明的计数器330的一可能示意图。在本实施例中，计数器330包含非挥发性D型正反器DFF1～DFFn。非挥发性D型正反器DFF1～DFFn串联在一起。由于非挥发性D型正反器DFF1～DFFn的操作均相同，故以下将以非挥发性D型正反器DFF1及DFF2为例，说明计数器330的操作方式。
非挥发性D型正反器DFF1具有一时脉端CLK1、一输入端D1、一输出端Q1、一反相输出端QB1以及一非挥发性存储元件(未显示)。时脉端CLK1接收一触发信号TRI。反相输出端QB1连接输入端D1。
非挥发性D型正反器DFF2具有一时脉端CLK2、一输入端D2、一输出端Q2、一反相输出端QB2以及一非挥发性存储元件(未显示)。时脉端CLK2连接反相输出端QB1。反相输出端QB2连接输入端D2及下一个非挥发性D型正反器的时脉端。在本实施例中，非挥发性D型正反器DFF1与DFF2具有相同的电路架构。
当一特定非挥发性D型正反器的时脉端的电平由一第一电位(如一低电位)变化至一第二电位(如一高电位)时，该特定非挥发性D型正反器开始运作。举例而言，当触发信号TRI由一低电位变化至一高电位时，非挥发性D型正反器DFF1开始运作。此时，反相输出端QB1会输出一第一逻辑信号(可能为逻辑状态「0」或逻辑状态「1」)。输入端D1及时脉端CLK2接收第一逻辑信号。在本实施例中，每一非挥发性D型正反器的输出端的逻辑状态是取决于本身输入端所接收到的逻辑信号的逻辑状态。在一可能实施例中，一非挥发性D型正反器的输出端的逻辑状态会与输入端的逻辑状态相同，并且此非挥发性D型正反器的反相输出端的逻辑状态会与输出端的逻辑状态相反。另外，非挥发性D型正反器内的非挥发性存储元件所储存的逻辑状态会随着非挥发性D型正反器的输出端的逻辑状态改变而改变。以非挥发性D型正反器DFF1为例，反相输出端QB1输出的第一逻辑信号的逻辑状态相反于输入端D1及输出端Q1的逻辑状态。因此，当第一逻辑信号传至输入端D1时，会改变输入端D1及输出端Q1原本的逻辑状态(可能由逻辑状态「0」变为逻辑状态「1」，或是由逻辑状态「1」变为逻辑状态「0」)。此时，非挥发性D型正反器DFF1的非挥发性存储元件储存输出端Q1的逻辑状态。
此外，更进一步来说，非挥发性D型正反器的非挥发性存储元件是储存一个逻辑状态，其并非累加储存逻辑状态，并会跟着非挥发性D型正反器的输出端的逻辑状态变换而改变本身所储存的逻辑状态。换句话说，非挥发性D型正反器的非挥发性存储元件是储存逻辑状态「0」或逻辑状态「1」，并且因非挥发性D型正反器的非挥发性存储元件的特性，在断电时，非挥发性D型正反器的输出端的逻辑状态将恢复成一初始状态，但非挥发性D型正反器的非挥发性存储元件仍保有在通电时最后的逻辑状态。待非挥发性D型正反器再次通电使用时，非挥发性D型正反器的非挥发性存储元件根据本身所储存的逻辑状态，设定非挥发性D型正反器的输出端的逻辑状态，使其相同于本身所储存的逻辑状态。因此，藉由判断非挥发性D型正反器的输出端的逻辑状态，便可得知非挥发性D型正反器的非挥发性存储元件所储存的逻辑状态(可能是逻辑状态「0」或逻辑状态「1」)。
以非挥发性D型正反器DFF1为例，假设反相输出端QB1输出的第一逻辑信号为逻辑状态「1」。此时，如果输入端D1接收该第一逻辑信号，输入端D1的逻辑状态将由逻辑状态「0」变为逻辑状态「1」，而输出端Q1的逻辑状态也因此由逻辑状态「0」变为逻辑状态「1」。如此，非挥发性D型正反器DFF1的非挥发性存储元件所储存的逻辑状态为逻辑状态「1」。相反地，当反相输出端QB1输出的第一逻辑信号为逻辑状态「0」时，如果输入端D1接收该第一逻辑信号，输入端D1及输出端Q1的逻辑状态均为逻辑状态「0」。因此，非挥发性D型正反器DFF1的非挥发性存储元件所储存的逻辑状态为逻辑状态「0」。
在一可能实施例中，每当处理电路320产生触发信号TRI时，非挥发性D型正反器DFF1的输出端Q1的逻辑状态会随着改变。由于非挥发性D型正反器DFF2接收反相输出端QB1输出的第一逻辑信号，且非挥发性D型正反器DFF2只有在第一逻辑信号由一低电位至一高电位时才进行上述运作。在一可能实施例中，反相输出端QB1输出的第一逻辑信号在一低电位以及一高电位之间交替改变，而输出端Q2所输出的第二逻辑信号的周期会是输出端Q1所输出的第一逻辑信号的2倍。非挥发性D型正反器DFF1的输出端Q1及反相输出端QB1的逻辑状态以及非挥发性D型正反器DFF2的输出端Q2及反相输出端QB2的逻辑状态变化与电压信号产生次数的关系可如表一所示。
表一
Figure BDA0001952808950000091
输出端Q1的逻辑状态及输出端Q2的逻辑状态构成一计数数据，其中输出端Q1的逻辑状态及输出端Q2的逻辑状态可分别表示计数数据的不同位元的数值。更详细地说，输出端Q1的逻辑状态及输出端Q2的逻辑状态是代表一个二进制数值的不同位元的数值。在一可能实施例中，输出端Q1的逻辑状态代表该二进制数值的第一位元的数值，而输出端Q2的逻辑状态代表该二进制数值的第二位元的数值。例如，参考表一，在第2次产生电压信号时，储存在计数器330中的计数数据为「10」，其中第一位元(即最低有效位元(least significantbit，LSB))的数值为输出端Q1的逻辑状态「0」，第二位元(即最高有效位元(mostsignificant bit，MSB))的数值为输出端Q2的逻辑状态「1」。
在上述实施例中，是以非挥发性D型正反器DFF1及DFF2为例，说明计数器330的运作。如上所述，当计数器330具有两个非挥发性D型正反器时，其可记录的计数值最大应为(22-1)。更进一步地来说，当计数器330由n个非挥发性D型正反器依序连接时，其可记录的计数值最大应为(2n-1)。举例来说，当计数器330具有三个非挥发性D型正反器时，各非挥发性D型正反器的输出端及反相输出端的逻辑状态可如表二所示。如表二所示，输出端Q3所输出的逻辑信号的周期是输出端Q2所输出的第二逻辑信号的2倍，也就是输出端Q1所输出的第一逻辑信号的4倍。当计数器330具有三个非挥发性D型正反器时，其最多可记录的计数值最大为7(即23-1)。
表二
Figure BDA0001952808950000092
Figure BDA0001952808950000101
如此，根据不同的计数需求，设置不同数量的非挥发性D型正反器。例如设置20个非挥发性D型正反器时，最大计数值就可达1048575(即220-1)。
以非挥发性D型正反器DFF1～DFFn为例，因为非挥发性D型正反器DFF1的非挥发性存储元件储存非挥发性D型正反器DFF1的输出端Q1的逻辑状态，而非挥发性D型正反器DFF2的非挥发性存储元件储存非挥发性D型正反器DFF2的输出端Q2的逻辑状态，其他依序连接的非挥发性D型正反器也是如此，所以当处理电路320读取计数器330的计数值CT时，就是依序读取所有非挥发性D型正反器的非挥发性存储元件所储存的逻辑状态。接着，处理电路320将所读取到的逻辑状态组合为一个二进制数值，再对其进行转换计算，而成为一般常用的十进制的计数值CT。
综上所述，处理电路320在模拟信号SAC大于一预设电平时，产生一触发信号TRI。计数器330里的非挥发性D型正反器DFF1～DFFn依据触发信号TRI而运作，并藉由非挥发性D型正反器DFF1～DFFn内部的非挥发性存储元件储存相对应的输出端的逻辑状态，再由处理电路320读取而转换为十进制的计数值。由于计数器330能记录模拟信号SAC大于一预设电平的次数，因而达到计数的功效。
在其它实施例中，计数器330更包含一读写控制单元531。在此例中，非挥发性D型正反器DFF1～DFFn的每一个具有一读端以及一写端。举例而言，非挥发性D型正反器DFF1包含读端RD1及写端WD1。非挥发性D型正反器DFF2包含读端RD2及写端WD2。
读写控制单元531根据一输入信号SBOR产生一读信号SRD及一写信号SWR。在一可能实施例中，输入信号SBOR由一低电压重置(brown-out reset，BOR)电路所产生。低电压重置电路(未显示)可能设置于处理电路320或是计数器330之中。在其它实施例中，低电压重置电路独立于处理电路320以及计数器330之外。在一可能实施例中，低电压重置电路整合于控制电路224之中。
在本实施例中，非挥发性D型正反器DFF1～DFFn的每一个的读端接收读信号SRD。非挥发性D型正反器DFF1～DFFn的每一个的写端接收写信号SWR。以非挥发性D型正反器DFF1与DFF2为例，当读端RD1及RD2接收到读信号SRD时，非挥发性D型正反器DFF1的非挥发性存储元件输出本身所储存的逻辑状态至输出端Q1，并且非挥发性D型正反器DFF2的非挥发性存储元件输出本身所储存的逻辑状态至输出端Q2。此时，输出端Q1的逻辑状态相同于非挥发性D型正反器DFF1的非挥发性存储元件所储存的逻辑状态，并且输出端Q2的逻辑状态相同于非挥发性D型正反器DFF2的非挥发性存储元件所储存的逻辑状态。然而，当写端WD1及WD2接收到写信号SWR时，非挥发性D型正反器DFF1的非挥发性存储元件储存输出端Q1的逻辑状态，并且非挥发性D型正反器DFF2的非挥发性存储元件储存输出端Q2的逻辑状态。
更详细地说，当处理电路320传送触发信号TRI至非挥发性D型正反器DFF1时，一BOR电路(未显示)也会传送一输入信号SBOR至读写控制单元531。读写控制单元531根据输入信号SBOR产生读信号SRD给读端RD1及RD2，用以设定输出端Q1的逻辑状态相同于非挥发性D型正反器DFF1的非挥发性存储元件所储存的逻辑状态，以及设定输出端Q2的逻辑状态相同于非挥发性D型正反器DFF2的非挥发性存储元件所储存的逻辑状态。此时，非挥发性D型正反器DFF1及DFF2依据触发信号TRI而运作。接着，当触发信号TRI结束时，读写控制单元531便根据输入信号SBOR产生写信号SWR至写端WD1及WD2，用以将输出端Q1的逻辑状态储存于非挥发性D型正反器DFF1的非挥发性存储元件中，以及储存输出端Q2的逻辑状态于非挥发性D型正反器DFF2的非挥发性存储元件中。因此，当处理电路320再次提供触发信号TRI时，非挥发性D型正反器DFF1及DFF2的非挥发性存储元件输出先前所储存的逻辑状态至输出端Q1及Q2。如此，在每次接收到触发信号TRI而进行一计数运作时，计数器330中的每个非挥发性D型正反器DFF1～DFFn的非挥发性存储元件皆会进行一次的读写动作，以确保计数数据的累加。
进一步地，在处理电路320欲读取计数值CT时，可提供一读信号至非挥发性D型正反器DFF1～DFFn的读端，用以命令非挥发性D型正反器DFF1～DFFn的非挥发性存储元件输出本身所储存的逻辑状态至输出端Q1～Qn。在此例中，处理电路320根据非挥发性D型正反器DFF1～DFFn的输出端Q1～Qn的逻辑状态，便可得知非挥发性D型正反器DFF1～DFFn的非挥发性存储元件所储存的逻辑状态。接着，处理电路320再转换非挥发性D型正反器DFF1～DFFn的非挥发性存储元件所储存的逻辑状态，进而得到计数值CT。
在其它实施例中，非挥发性D型正反器DFF1～DFFn均具有一重置端，用以接收一重置信号SBRT。重置信号SBRT用以初始化非挥发性D型正反器DFF1～DFFn的非挥发性存储元件。在此例中，非挥发性D型正反器DFF1～DFFn的非挥发性存储元件储存一预设值，如逻辑状态「0」。在本实施例中，计数器330更包括一非门532。非门532反相一重置信号SRT，用以产生重置信号SBRT。在一可能实施例中，重置信号SRT由控制电路224所产生。
另外，当控制电路224想要读取计数器330所储存的计数值CT时，控制电路224发出至少一控制信号给处理电路320，用以命令处理电路320利用上述的方式读取计数器330的计数值CT。处理电路320再回传计数值CT给控制电路224。当控制电路224想要重置计数器330，也就是令计数值CT等于一预设值，如0时，也可发出至少一控制信号(如SRT)，令处理电路320以如上所述的方式重置计数器330。
图6为本发明的非挥发性D型正反器的一种可能的实施方式。如图所示，非挥发性D型正反器DFF包括一写电路620、一非挥发性存储元件630、一读电路640、一控制电路660以及一逻辑存储器电路670。
控制电路660包括非门661、663、664、666以及与非门662、665。非门661的输入端作为一读端RD，用以接收一读信号SRD。非门661的输出端提供一反相读信号SBRD给逻辑存储器电路670与读电路640，其中反相读信号SBRD为读信号SRD的反相信号。与非门662的第一输入端作为一时脉端CLK，用以接收一原始时脉信号。与非门662的第二输入端耦接至非门661的输出端，用以接收反相读信号SBRD。与非门662的输出端提供一时脉信号CK1B给逻辑存储器电路670。非门663的输入端耦接至与非门662的输出端，以接收时脉信号CK1B。非门663的输出端提供时脉信号CK1给逻辑存储器电路670，其中时脉信号CK1为时脉信号CK1B的反相信号。非门664的输入端接收原始时脉信号。与非门665的第一输入端耦接至非门664的输出端。与非门665的第二输入端耦接至非门661的输出端，以接收反相读信号SBRD。与非门665的输出端提供时脉信号CK0B给逻辑存储器电路670。非门666的输入端耦接至与非门665的输出端，以接收时脉信号CK0B。非门666的输出端提供时脉信号CK0给逻辑存储器电路670，其中时脉信号CK0为时脉信号CK0B的反相信号。
在图6中，逻辑存储器电路670包括与非门671、传输门672、674、675、676、678、680、681、非门673、679、682以及一或非门677。在本实施例中，每一传输门具有一P型通道栅极以及一N型通道栅极。传输门681的P型通道栅极受控于时脉信号CK0B。传输门681的N型通道栅极受控于时脉信号CK0。传输门681的第一端作为非挥发性D型正反器DFF的输入端D。传输门681的第二端耦接至与非门671的第二输入端。与非门671的第一输入端作为非挥发性D型正反器DFF的一重置端RB，用以接收重置信号SBRT。传输门672的第一端耦接至与非门671的输出端。传输门672的P型通道栅极受控于读信号SRD。传输门672的N型通道栅极受控于反相读信号SBRD。在一正常操作期间与一写期间，传输门672被导通(turned on)。在一读期间，传输门672被截止(turned off)。非门673的输入端耦接至传输门672的第二端。传输门674的第一端耦接至非门673的输出端。传输门674的第二端耦接至与非门671的第二输入端。传输门674的P型通道栅极受控于时脉信号CK0。传输门674的N型通道栅极受控于时脉信号CK0B。
传输门675的第一端耦接至与非门671的输出端。传输门675的N型通道栅极受控于时脉信号CK1。传输门675的P型通道栅极受控于时脉信号CK1B。传输门676的第一端耦接至非门673的输入端。传输门676的N型通道栅极受控于读信号SRD。传输门676的P型通道栅极受控于反相读信号SBRD。在正常操作期间与写期间，传输门676为截止状态。在读期间，传输门676为导通导通。或非门677的第一输入端可以从前级电路(例如控制器，未绘示)接收重置信号SRT。或非门677的第二输入端耦接至传输门675的第二端。非门682的输入端耦接至或非门677的输出端。非门682的输出端作为非挥发性D型正反器DFF的反相输出端QB。传输门678的第一端耦接至或非门677的输出端。传输门678的第二端耦接至非挥发性D型正反器DFF的输出端Q。传输门678的P型通道栅极受控于读信号SRD。传输门678的N型通道栅极受控于反相读信号SBRD。在正常操作期间与写期间，传输门678为导通状态。在读期间，传输门678为截止状态。非门679的输入端耦接至传输门678的第二端。传输门680的第一端耦接至非门679的输出端。传输门680的第二端耦接至或非门677的第二输入端与传输门676的第二端。传输门680的P型通道栅极受控于时脉信号CK1。传输门680的N型通道栅极受控于时脉信号CK1B。
在图6中，写电路620包括电平转换器(level shifter)621与622。电平转换器622的输入端耦接至非挥发性D型正反器DFF的反相输出端QB。电平转换器622的输出端作为写电路620的第一输出端，以耦接至非挥发性存储元件630的第一端(例如上电极TE)。电平转换器621的输入端耦接至非挥发性D型正反器DFF的输出端Q。电平转换器621的输出端作为写电路620的第二输出端，以耦接至非挥发性存储元件630的第二端(例如下电极BE)。
本发明并不限定写电路620的实现方式。在另一实施例中，写电路620包括缓冲器623及624。在图6中，缓冲器623的输入端耦接至非挥发性D型正反器DFF的输出端Q。缓冲器623的输出端作为写电路620的第二输出端，以耦接至非挥发性存储元件630的第二端(例如下电极BE)。缓冲器624的输入端耦接至非挥发性D型正反器DFF的反相输出端QB。缓冲器624的输出端作为写电路620的第一输出端，以耦接至非挥发性存储元件630的第一端(例如上电极TE)。
在图6中，读电路640包括传输门641、电阻器642、开关643以及开关644。传输门641的第一端作为读电路640的输出端，以耦接至逻辑存储器电路670的输出端Q。传输门641的第二端作为读电路640的第一输入端，以耦接至非挥发性存储元件630的第一端(例如上电极TE)。电阻器642的第一端耦接至传输门641的第二端。开关643的第一端耦接至电阻器642的第二端。开关643的第二端耦接至系统电压VDD。开关644的第一端作为读电路640的第二输入端，以耦接至非挥发性存储元件630的第二端(例如下电极BE)。开关644的第二端耦接至参考电压(例如接地电压GND)。
再者，在进行一储存程序前(即在一写期间前)，非挥发性D型正反器DFF的输出端Q是高电压准位(例如逻辑「1」)，亦即非挥发性D型正反器DFF的反相输出端QB是逻辑「0」。当系统进入待机或关机(断电)前，非挥发性D型正反器DFF会先进行一储存程序(即进行一写入操作)，以将逻辑存储器电路670的信息/数据记录在非挥发性存储元件630。在写入期间中，写信号SWR被拉升至高电压准位(例如逻辑「1」)，使得缓冲器623可以将输出端Q的信号(逻辑「1」)转换为一高写电压(例如生成电压VFW)，而缓冲器624可以将反相输出端QB的信号(逻辑「0」)转换为低写电压(例如接地电压GND)。此时，缓冲器623所提供的电流从非挥发性存储元件630的下电极BE流向非挥发性存储元件630的上电极TE，使得非挥发性存储元件630的阻态会被重置为高阻态。
完成前述储存程序(写入期间)后，非挥发性D型正反器DFF可以进入一停止供电期间。在停止供电期间，系统可以停止供电给逻辑存储器电路670、写电路620与读电路640以减少功耗。至此，非挥发性D型正反器DFF已进入待机或关机状态/模式。
当停止供电期间结束时，系统可以恢复供电给逻辑存储器电路670、写电路620与读电路640。在停止供电期间结束后，非挥发性D型正反器DFF可以进行一恢复程序(进入读期间)，以便将非挥发性存储元件630所储存的信息写回到逻辑存储器电路670。在恢复程序中，读信号SRD被拉升至高电压准位(例如逻辑「1」)，使得传输门641、开关643与开关644为导通。由于非挥发性存储元件630的组态为高阻态(相当于逻辑「1」)，使得逻辑存储器电路670的输出端Q的电压被拉高，进而使得逻辑存储器电路670的反相输出端QB输出低电压准位(相当于逻辑「0」)。因此在读期间结束后，逻辑存储器电路670的输出端Q的信号可回复为逻辑「1」，亦即反相输出端QB的信号回复为逻辑「0」。如此，以这样方式设置的非挥发性D型正反器DFF，便可具有上述功能。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中技术人员的一般理解。此外，除非明白表示，词汇在一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来，本发明实施例所系统、装置或是方法可以硬体、软体或硬体以及软体的组合的实体实施例加以实现。因此本发明的保护范围当视前附的权利要求所界定者为准。

Claims (10)

1.一种偏压电路，其特征在于，用以给一麦克风供电，该麦克风根据环境的声音，产生一模拟信号，该偏压电路包括：
一第一阻抗元件，具有一第一阻抗，并耦接于一第一电源节点与该麦克风的一第一端之间；
一第二阻抗元件，具有一第二阻抗，并耦接于该麦克风的一第二端与一第二电源节点之间；
一检测电路，耦接于该第一及第二端之间，并根据该模拟信号产生一检测信号；以及
一控制电路，根据该检测信号调整该第一及第二阻抗。
2.如权利要求1所述的偏压电路，其特征在于，当该控制电路操作于一待机模式时，该控制电路增加该第一及第二阻抗，当该控制电路操作于一正常模式时，该控制电路减少该第一及第二阻抗。
3.如权利要求2所述的偏压电路，其特征在于，该第一及第二阻抗元件为一电阻式随机存取存储器的一第一存储单元以及一第二存储单元。
4.如权利要求3所述的偏压电路，其特征在于，当该控制电路操作于该正常模式时，该控制电路设定该第一及第二存储单元的每一个为一低阻态(LRS)，当该控制电路操作于该待机模式时，该控制电路设定该第一及第二存储单元的每一个为一高阻态(LRS)。
5.如权利要求2所述的偏压电路，其特征在于，该检测电路比较该模拟信号与一预设电平，用以产生该检测信号，该控制电路根据该检测信号操作在该正常模式或该待机模式。
6.如权利要求5所述的偏压电路，其特征在于，当该模拟信号大于该预设电平的次数达一目标值时，该控制电路操作在该正常模式，当该模拟信号大于该预设电平的次数未达该目标值时，该控制电路操作在该待机模式。
7.如权利要求6所述的偏压电路，其特征在于，该检测电路包括一计数器，用以计数该模拟信号大于该预设电平的次数。
8.如权利要求2所述的偏压电路，其特征在于，更包括：
一电源供应器，耦接该第一电源节点，用以提供一输出电流，其中当该控制电路操作在该正常模式时，该控制电路命令该电源供应器，用以增加该输出电流，当该控制电路操作在该待机模式，该控制电路命令该电源供应器减少该输出电流。
9.如权利要求8所述的偏压电路，其特征在于，该电源供应器为一低功耗低压降稳压器。
10.如权利要求8所述的偏压电路，其特征在于，在该正常模式下，该输出电流大于100uA，在该待机模式下，该输出电流小于100uA。
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