CN110931462A - 自对准四重图案及半导体器件的制造方法 - Google Patents

Abstract

本发明涉及一种自对准四重图案的制造方法，包括：在目标刻蚀层上依次形成第二芯模层、第二抗反射层、第一芯模层和第一抗反射层；刻蚀所述第一抗反射层和第一芯模层，形成第一芯模图案；在所述第一芯模图案上覆盖第一侧墙材料层；刻蚀第一侧墙材料层及所述第一芯模图案以形成第一侧墙；以所述第一侧墙为掩模刻蚀所述第二抗反射层的部分厚度，在所述第二抗反射层的裸露区域形成凹槽；刻蚀所述第二抗反射层和所述第二芯模层以形成第二芯模图案；在所述第二芯模图案上覆盖第二侧墙材料层；以及刻蚀第二侧墙材料层及所述第二芯模图案以形成位于所述目标刻蚀层上的第二侧墙。根据本发明的制造方法可以改善半导体器件的线条边缘粗糙度和线宽粗糙度。

Description

自对准四重图案及半导体器件的制造方法

技术领域

本发明涉及集成电路的制造领域，尤其涉及一种自对准四重图案的制造方法以及半导体器件的制造方法。

背景技术

在集成电路领域中，光刻(Lithography)技术是IC制造的核心环节，其主要作用是将掩模上的芯片电路图案转移到硅片上。光刻工艺定义了半导体器件的尺寸。目前的半导体器件对特征尺寸(Critical Dimension)的要求越来越小，例如场效应晶体管的沟道长度已经达到深亚微米范围。特征尺寸越小，芯片的集成度越高、性能越好、功耗越低。然而，随着尺寸的缩小，由光刻胶曝光工艺引起的对图案的线条边缘粗糙度(LER)的影响变得越来越明显。在各种寻求减小特征尺寸的方法中，包括193nm浸入式光刻技术、极紫外(EUV,Extreme Ultraviolet)光刻技术等。然而，这些技术的成本都比较高。而且，193nm浸入式光刻技术还无法实现14nm及以下的工艺节点。EUV光刻技术虽然可以达到更小的工艺节点，但是EUV光刻胶在分辨率、线条边缘粗糙度及敏感度等方面还面临较大的困难和挑战，目前尚未具备量产能力。因此，仍然需要不断探索新的技术来提高更小特征尺寸下半导体器件的性能。

发明内容

本发明所要解决的技术问题是提供一种改进的自对准四重图案的制造方法，可以降低较小特征尺寸要求下半导体器件的线条边缘粗糙度和线宽粗糙度。

本发明为解决上述技术问题而采用的技术方案是提出一种自对准四重图案的制造方法，包括：在目标刻蚀层上依次形成第二芯模层、第二抗反射层、第一芯模层和第一抗反射层；刻蚀所述第一抗反射层和第一芯模层，形成第一芯模图案；在所述第一芯模图案上覆盖第一侧墙材料层；刻蚀第一侧墙材料层及所述第一芯模图案以形成第一侧墙；以所述第一侧墙为掩模刻蚀所述第二抗反射层的部分厚度，在所述第二抗反射层的裸露区域形成凹槽；刻蚀所述第二抗反射层和所述第二芯模层以形成第二芯模图案；在所述第二芯模图案上覆盖第二侧墙材料层；以及刻蚀第二侧墙材料层及所述第二芯模图案以形成位于所述目标刻蚀层上的第二侧墙。

在一实施例中，在形成所述第二芯模层之前还包括在所述目标刻蚀层上形成硬掩模层。

在一实施例中，所述目标刻蚀层内具有埋设的刻蚀阻挡层。

在一实施例中，刻蚀所述第一抗反射层和第一芯模层以形成第一芯模图案时，停止在所述第二抗反射层上。

在一实施例中，刻蚀第一侧墙材料层及所述第一芯模图案以形成第一侧墙时，停止在所述第二抗反射层上。

在一实施例中，形成第一侧墙后还包括：降低所述第一侧墙的高度。

在一实施例中，在所述第二抗反射层的裸露区域形成凹槽之后还包括：去除残留的第一侧墙。

在一实施例中，刻蚀第二侧墙材料层及所述第二芯模图案以形成位于所述目标刻蚀层上的第二侧墙时，停止在所述硬掩模层上。

在一实施例中，还包括以所述第二侧墙为掩模刻蚀所述硬掩模层，形成硬掩模图案。

在一实施例中，所述硬掩模层的材料为多晶硅。

在一实施例中，所述第一抗反射层和第二抗反射层的材料为氮化钛、氮氧化硅、碳化硅或氧化铝。

本发明为解决上述技术问题还提出一种半导体器件的制造方法，包括如上所述的自对准四重图案的制造方法。

本发明的自对准四重图案的制造方法中使第二抗反射层兼具刻蚀阻挡层的作用，且通过在第二抗反射层上形成凹槽来进行图案的转移，降低了第一侧墙的高度，避免了由于第一侧墙过高而导致塌陷或倾斜的问题；采用多晶硅作为硬掩模层的材料，可以修饰图案的形貌，改善半导体器件的线条边缘粗糙度和线宽粗糙度。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A-1F是一种自对准双重图案技术的工艺流程过程示意图；

图2是本发明一实施例的自对准四重图案的制造方法的示例性流程图；

图3A-3L是本发明一实施例的自对准四重图案的制造方法的过程示意图；

图4A-4C是本发明一实施例的半导体器件的部分制造过程示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

多重图案曝光(Multiple Patterning)是目前用于光刻技术中的一种方式，可以缩小特征尺寸，增加图案的密度。多重图案曝光技术中常见的自对准图案技术包括自对准双重图案(SADP,Self-Aligned Double Patterning)、自对准四重图案(SAQP,Self-Aligned Quadruple Patterning)和自对准八重图案(SAOP,Self-Aligned OctuplePatterning)技术等。随着曝光次数的增加，可以不断缩小线宽，提高分辨率。

图1A-1F是一种自对准双重图案技术的工艺流程过程示意图。参考图1A所示，所要进行SADP的光刻对象从底层向上依次为衬底101、硬掩模层102、牺牲层103和底部抗反射涂层(BARC,Bottom Anti-Reflective Coatings)104。在该底部抗反射涂层104上形成一层光刻胶110，该层光刻胶110按照用户的需要具备一定的图案，如图1A中所示。参考图1B所示，通过刻蚀把图案转移到牺牲层103，该牺牲层103经过刻蚀之后所形成的图案层被称为芯模图案103a，即“Mandrel”或“Core”，因此，该牺牲层103也可以被称为芯模层。参考图1C所示，使用原子层沉积技术(ALD,Atomic Layer Deposition)在芯模的表面和侧面沉积一层厚度均匀的薄膜，将该层薄膜称为侧墙材料120，即“Spacer”材料。参考图1D所示，利用反应离子刻蚀工艺对上一步骤中形成的侧墙材料120进行刻蚀，这一过程被称为回刻(Etch Back)。由于芯模侧壁的几何效应，沉积在芯模图案两侧的侧墙材料会残留下来，形成侧墙121，即“Spacer”。参考图1E所示，使用选择性较强的腐蚀液把侧墙121之间的芯模图案103a去掉，只留下侧墙121。由于剩余的侧墙121的周期(指结构在空间上按照一定周期规律排列时的周期，可以表征结构的空间密度)是光刻图案的周期的一半，因此实现了空间图案密度的倍增。最后，参考图1F所示，再使用等离子刻蚀把图1E中所形成的侧墙图案转移到衬底101的硬掩模102上，从而实现对衬底101的光刻。

SAQP、SAOP等技术的工艺流程与SADP类似，需要在SADP的基础上增加光刻的次数，从而进一步的缩小光刻图案的周期，达到空间图案密度的进一步倍增。

在自对准多重图案技术中，对芯模、侧墙和硬掩模材料的选取、对各个材料层的沉积和刻蚀的工艺参数的控制，都是整个工艺成功的关键。需要通过对每一步工艺流程进行精确控制，在实现对光刻图案的空间倍频的同时，改善线条边缘粗糙度、线宽粗糙度，有效的缩小半导体器件的特征尺寸。

普通SAQP制造方法可以实现18-32nm的线槽宽度(Pitch)。在该工艺过程中，在形成了第一次的侧墙图案之后，可以通过湿法刻蚀去除侧墙材料以便于形成第二次的侧墙图案。然而，随着半导体器件结构的发展，尤其是对于3D NAND存储器来说，随着层数的增多，深宽比(Aspect Ratio)越来越高，对侧墙材料的刻蚀可能会导致所要形成的图案发生倒塌。本申请的自对准四重图案的制造方法，对现有的SAQP工艺过程进行了改进，可以避免图案倒塌现象的发生，同时降低线条边缘粗糙度，改善线宽粗糙度，达到节约成本、提高设备产量的效果。

图2是本发明一实施例的自对准四重图案的制造方法的示例性流程图。图3A-3L是本发明一实施例的自对准四重图案的制造方法的过程示意图。下面结合图2和图3A-3L对该实施例的制造方法进行说明。该实施例的制造方法包括以下步骤：

步骤210，在目标刻蚀层上依次形成第二芯模层、第二抗反射层、第一芯模层和第一抗反射层。

参考图3A所示，目标刻蚀层301是使用本发明的SAQP方法进行刻蚀的对象，也是用于进行半导体薄膜沉积工艺的主要原材料层。本发明的SAQP的制造方法可用于集成电路制造领域，例如2D/3D NAND闪存、RAM、MOS器件(CMOS、FET、FinFET)等。目标刻蚀层301根据不同的应用而不同。在一些实施例中，该目标刻蚀层301可以是半导体器件的衬底，例如硅衬底。在一些实施例中，该目标刻蚀层301可以是半导体前驱体，例如：正硅酸乙酯(TEOS)、硼磷(B、P)掺杂剂、金属前驱体、高k前驱体、低k前驱体等。在本发明的优选实施例中，目标刻蚀层301是TEOS。

如图3A所示，在一些实施例中，目标刻蚀层301内具有埋设的刻蚀阻挡层302，该刻蚀阻挡层302的材料可以是氮化硅(SiN)。该刻蚀阻挡层302的上表面被目标刻蚀层301的材料覆盖。在该刻蚀阻挡层302的下方，在目标刻蚀层301内具有埋设的接触303，该接触303的材料可以是金属，例如钨。如图3A所示，多个垂直于目标刻蚀层301表面的接触303不均匀的分布在目标刻蚀层301中，可以用于根据该SAQP工艺所要形成的半导体器件与其它半导体器件之间的金属互连结构。可以理解，接触303的大小、位置、间距等特征可以根据器件的需要而设定，不受图3A所示的限制。

在图3A所示的实施例中，在目标刻蚀层301上还形成有硬掩模层304，该硬掩模层304的材料可以是多晶硅。在该硬掩模层304上依次形成第二芯模层322、第二抗反射层312、第一芯模层321和第一抗反射层311。其中，第一抗反射层311和第二抗反射层312的材料可以是氮化钛(TiN)、氮氧化硅(SiON)、碳化硅(SiC)或氧化铝(AlO)等，第一芯模层321和第二芯模层322的材料可以是无定型碳(a-C)、旋涂碳(SOC,Spin-On Carbon)、可灰化硬掩模(AHM,Ashable HardMask)碳、透明碳(TC,Transparent Carbon)等各种碳。第一抗反射层311和第二抗反射层312的材料可以相同也可以不同，第一芯模层321和第二芯模层322的材料可以相同也可以不同。

在优选的实施例中，第一抗反射层311和第二抗反射层312的材料都是氮氧化硅，第一芯模层321和第二芯模层322的材料都是无定型碳。

如图3A所示，第二抗反射层312的厚度比常规的厚度更厚。例如，第二抗反射层312的厚度可大于第一抗反射层311的厚度。这样设置的目的乃是为了在步骤250中便于在第二抗反射层312上形成凹槽，将上层的图案转移到第二抗反射层312上。然而，第二抗反射层312的厚度也可小于或等于第一抗反射层311的厚度，尤其是当二者使用不同的材料时。

步骤220，刻蚀第一抗反射层和第一芯模层，形成第一芯模图案。

在本步骤中，为了形成第一芯模图案323，首先在第一抗反射层311上形成图案化的光刻胶层330，如图3A所示。该图案化的光刻胶层330可以是由平铺在第一抗反射层311上的初始光刻胶层经过光刻之后所形成的。利用该图案化的光刻胶层330为掩模，对第一抗反射层311和第一芯模层321进行刻蚀。

在一些实施例中，本步骤可以分成两步：

第一步，利用图案化的光刻胶层330为掩模对第一抗反射层311进行刻蚀，将图案转移到第一抗反射层311，形成第一抗反射层图案313，并清洗剩余的光刻胶层330；

第二步，以第一抗反射层图案313为掩模对第一芯模层321进行刻蚀，将图案转移到第一芯模层321，形成第一芯模图案323。

在一些实施例中，在该第一步中可以不清洗剩余的光刻胶层330，而是在第二步完成对第一芯模层321的刻蚀之后再清洗剩余的光刻胶层330。可以用腐蚀液来清洗残留的光刻胶层330。

在图3B所示的实施例中，经过步骤220，第一芯模图案323的上方具有第一抗反射层图案313。在其它的实施例中，经过步骤220之后，第一抗反射层图案313可以被刻蚀掉，在第二抗反射层312上只有第一芯模图案323。

在一些实施例中，步骤220中对第一抗反射层311和第一芯模层321的刻蚀可以停止在第二抗反射层312上。在这些实施例中，第二抗反射层312的材料可以采用氮氧化硅，该第二抗反射层312具有刻蚀阻挡层的作用。

步骤230，在第一芯模图案上覆盖第一侧墙材料层。

在本步骤中，参考图3C所示，在第一芯模图案323和第一抗反射层图案313上均匀地覆盖了一层第一侧墙材料层341。该步骤可以采用原子层沉积工艺(ALD,Atomic LayerDeposition)来执行。第一侧墙材料层341的材料可以是氧化物或金属(例如低温金属)。在优选的实施例中，第一侧墙材料层341的材料是超低温氧化物(ULTO,Ultra LowTemperature Oxide)。采用超低温氧化物作为侧墙材料层可以获得较好的垂直性、台阶覆盖性和选择刻蚀比，并且在后续的工艺中更易于被清除。

步骤240，刻蚀第一侧墙材料层及第一芯模图案以形成第一侧墙。

在一些实施例中，步骤240可以分为两步：

第一步，刻蚀第一侧墙材料层341。

如图3D所示，本步骤对第一侧墙材料层341进行了部分的刻蚀，去掉了平行于衬底表面方向X的第一侧墙材料，而保留了垂直于衬底表面方向X的第一侧墙材料，即保留了第一侧墙341a。在一些实施例中，可以采用各向异性的无阻挡式干法刻蚀(Blanket DryEtch)工艺，实现对第一侧墙材料层341的选择性刻蚀。

在一些实施例中，经过对第一侧墙材料层341的刻蚀，可能同时刻蚀掉第一抗反射层图案313和/或部分的第一芯模图案323。

第二步，刻蚀第一芯模图案323。

如图3E所示，经过第二步，第一芯模图案323和/或第一抗反射层图案313被刻蚀掉，在第二抗反射层312上仅保留了垂直于衬底表面方向X的第一侧墙341a。

比较图3A和3E，在图3A，光刻胶层330在一定的宽度内定义了3条具有线宽d1的线条，并且在线条之间形成了多个第一线槽331；在图3E，在一定的宽度内由第一侧墙341a形成了6条具有线宽d2的线条，并且在线条之间形成了多个第二线槽341b。显然，d2<d1，第二线槽341b的宽度小于第一线槽331的宽度。可以理解，经过步骤210至240，实现了对最初的光刻图案的倍频，增加了线条的空间密度，同时缩小了线条和线槽的宽度。

在一些实施例中，步骤240中对第一侧墙材料层341及第一芯模图案323的刻蚀可以停止在第二抗反射层312上。在这些实施例中，第二抗反射层312的材料可以采用氮氧化硅，该第二抗反射层312具有刻蚀阻挡层的作用。

在一些实施例中，在形成了第一侧墙341a之后，还包括降低第一侧墙341a的高度的步骤。该步骤可以在步骤240之后单独执行，也可以结合在步骤250中完成。相关内容将在步骤250中结合附图进行说明。

步骤250，以第一侧墙为掩模刻蚀第二抗反射层的部分厚度，在第二抗反射层的裸露区域形成凹槽。

如图3E所示，第二抗反射层312的裸露区域即在第二抗反射层312上没有被第一侧墙341a所覆盖的区域。参考图3F所示，以第一侧墙341a为掩模对第二抗反射层312进行了部分厚度的刻蚀。在进行本步骤的刻蚀之前，假设第二抗反射层312的厚度为D1。通过对刻蚀速率的控制，可以对第二抗反射层312的裸露区域的刻蚀深度D2进行控制，也就是凹槽312a的深度。由于是部分厚度刻蚀，凹槽312a并未贯穿第二抗反射层312。在一些实施例中，刻蚀深度D2是厚度D1的1/3至1/2。经过步骤250，可以使由第一侧墙314a形成的图案转移到第二抗反射层312上。在此，第二抗反射层312可比常规用途的抗反射层的厚度大50％-100％。例如，如果使用相同材料，第二抗反射层312可比第一抗反射层311的厚度大50％-100％。假设第二抗反射层312的材料为SiON，则其厚度可为300-1000μm。

可以理解，在步骤210中所形成的第二抗反射层312的厚度较厚，以便于在步骤250中，有足够的厚度形成凹槽312a，而不被贯穿。同时，经过步骤240的刻蚀过程也可能对第二抗反射层312产生了一定的刻蚀作用，从而消减第二抗反射层312的厚度。因此，在步骤210中，考虑到后续过程对第二抗反射层312可能产生的作用，可以计算出第二抗反射层312的合理厚度，使得在执行到步骤250时，第二抗反射层312的厚度仍然足以形成所需的凹槽。

在一些实施例中，如图3F所示，第一侧墙341a的高度由图3E所示的H1降低到了图3F所示的H2。在这些实施例中，在步骤250执行之前，可以利用刻蚀工艺使第一侧墙341a的高度降低。在另一些实施例中，在步骤250中，在对第二抗反射层312进行刻蚀的同时，也对第一侧墙341a进行刻蚀，从而在形成凹槽312a的同时降低了第一侧墙341a的高度。

由于第一侧墙341a的高度被降低，可以避免在后续的工艺中由于第一侧墙341a的高度过高而导致塌陷或倾斜的问题发生。

在一些实施例中，在形成了凹槽312a之后，还可以包括去除残留的第一侧墙341a的步骤。如图3G所示，可以利用湿法刻蚀将残留在第二抗反射层312上的第一侧墙341a清洗掉。如果残留的第一侧墙341a的高度较低，可以不需要进行清洗。

经过本步骤，原来位于第一侧墙341a下方的部分第二抗反射层312和凹槽312a一起形成了新的图案，即第二抗反射层图案312b。该第二抗反射层图案312b的周期和步骤240中形成的第一侧墙341a的图案周期相同。

步骤260，刻蚀第二抗反射层和第二芯模层以形成第二芯模图案。

结合图3G和3H所示，利用步骤250在第二抗反射层312上所形成的图案，对第二抗反射层312和第二芯模层322进行刻蚀，形成了如图3H所示的第二芯模图案324。在目标刻蚀层301上形成有硬掩模层304的实施例中，本步骤的刻蚀停止在硬掩模层304上。

与步骤220类似地，在图3H所示的实施例中，经过步骤260，第二芯模图案324的上方具有第二抗反射层图案312b。在其它的实施例中，经过步骤260之后，第二抗反射层图案312b可以被刻蚀掉，在硬掩模层304上只有第二芯模图案324。

步骤270，在第二芯模图案上覆盖第二侧墙材料层。

在本步骤中，参考图3I所示，在第二芯模图案324和第二抗反射层图案312b上均匀地覆盖了一层第二侧墙材料层342。该步骤可以采用原子层沉积工艺来执行。第二侧墙材料层342的材料可以是氧化物或金属。在优选的实施例中，第二侧墙材料层342的材料和第一侧墙材料层341的材料相同，都是超低温氧化物。

步骤280，刻蚀第二侧墙材料层及第二芯模图案以形成位于目标刻蚀层上的第二侧墙。

本步骤和步骤240相似。在一些实施例中，步骤280可以分为两步：

第一步，刻蚀第二侧墙材料层342。

如图3J所示，本步骤对第二侧墙材料层342进行了部分的刻蚀，去掉了平行于衬底表面方向X的第二侧墙材料，而保留了垂直于衬底表面方向X的第二侧墙材料，即保留了第二侧墙342a。在一些实施例中，可以采用各向异性的无阻挡式干法刻蚀工艺，实现对第二侧墙材料层342的选择性刻蚀。

在一些实施例中，经过对第二侧墙材料层342的刻蚀，可能同时刻蚀掉第二抗反射层图案312b和/或部分的第二芯模图案324。

第二步，刻蚀第二芯模图案324。

在该实施例中，目标刻蚀层301上形成有硬掩模层304。如图3K所示，经过第二步，第二芯模图案324和/或第二抗反射层图案312b被刻蚀掉，在硬掩模层304上仅保留了垂直于衬底表面方向X的第二侧墙342a。在没有硬掩模层304的实施例中，第二侧墙342a直接形成于目标刻蚀层301上。

比较图3E和图3K，在图3E，在一定的宽度内由第一侧墙341a形成了6条具有线宽d2的线条，并且在线条之间形成了多个第二线槽341b；在图3K，在一定的宽度内由第二侧墙342a形成了12条具有线宽d3的线条，并且在线条之间形成了多个第三线槽342b。可以理解，线宽d2和线宽d3分别是由覆盖在第一芯模图案323和第二芯模图案324上的第一侧墙材料层341的厚度、第二侧墙材料层342的厚度决定的。因此，线宽d2和线宽d3可以相等，也可以不等。显然，第三线槽342b的宽度小于第二线槽341b的宽度。

经过步骤210至280，实现了对最初的光刻图案的四倍频，即，使光刻图案的周期达到了最初的四倍，进一步的增加了图案的空间密度。

在目标刻蚀层301上形成有硬掩模层304的实施例中，步骤280中对第二侧墙材料层342及第二芯模图案324的刻蚀可以停止在硬掩模层304上。

参考图3L所示，在一些实施例中，本发明的自对准四重图案的制造方法还包括以第二侧墙342a为掩模刻蚀硬掩模层304，形成硬掩模图案304a。对于包括有硬掩模层304的目标刻蚀层301来说，经过这一步骤可以利用该硬掩模图案304a继续对目标刻蚀层301进行刻蚀。在本发明的优选实施例中，硬掩模层304的材料为多晶硅。由于多晶硅的物理特性，所形成的硬掩模图案304a具有较好的垂直性，从而可以在目标刻蚀层301上获得垂直性较好的线槽，进一步地，可以修饰图案的形貌，改善线条边缘粗糙度和线宽粗糙度。

经过上述的步骤210至280，本发明的SAQP制造方法使图案成功的转移到目标刻蚀层301上，从而可以在目标刻蚀层301上实现四倍于初始光刻图案密度的结果。

在本发明的自对准四重图案的制造方法中，对第一抗反射层、第一芯模层、第二抗反射层和第二芯模层的刻蚀方法都可以采用干法刻蚀。

图4A-4C是本发明一实施例的半导体器件的部分制造过程示意图。本发明的半导体器件的制造方法包括步骤210至步骤280。图4A-4C中所示的处于制造过程中的半导体器件结构是基于经过步骤210至280的制造过程所获取的半导体器件结构，在图4A-4C继续对该半导体器件结构进行加工。前文所述的自对准四重图案的制造方法的说明内容及附图都可以用来说明和解释该半导体器件的制造方法。图4C所示为经过本发明的半导体器件的制造方法所形成的半导体器件的结构示意图。

在图4A-4C所示的实施例中，目标刻蚀层301上形成有硬掩模层304。参考步骤280和图3L，以第二侧墙342a为掩模对该硬掩模层304进行刻蚀，形成了硬掩模图案304a。参考图4A所示，对图3L中残留在硬掩模图案304a上的第二侧墙342a进行清洗。可以利用湿法刻蚀来清洗残留的第二侧墙342a。在一些实施例中，对第二侧墙342a进行清洗的过程可能会刻蚀掉一部分的硬掩模图案304a，从而使硬掩模图案304a的高度降低。

参考图4B所示，以硬掩模图案304a为掩模对位于其下方的目标刻蚀层301进行刻蚀，在目标刻蚀层301中形成目标刻蚀图案301a。在图4B所示的实施例中，目标刻蚀层301中具有埋设的刻蚀阻挡层302，该刻蚀阻挡层302和目标刻蚀层301一起被刻蚀形成了刻蚀阻挡图案302a。在目标刻蚀图案301a中的各个线条之间形成了多个填充槽410。

参考图4C所示，在图4B中所形成的多个填充槽410中填充金属411，例如铜。在进行金属填充之前，可以先清除残留的硬掩模图案304a，并且在填充槽410内沉积辅助材料，以帮助金属更好的附着在填充槽410的侧壁上。

在本发明的优选实施例中，填充金属411为铜，在填充槽410内沉积的辅助材料为Ta\TaN，该辅助材料不仅可以使铜更好的附着在填充槽410的侧壁上，而且还可以防止铜扩散至目标刻蚀层301中。关于金属铜的填充可以采用ECP(Electrofill Copper Plating)电镀法来实现。

在金属填充完成之后，可以对该半导体器件进行退火工艺，以及通过化学机械研磨(CMP,Chemical-Mechanical Polishing)进行平坦化处理，以使该半导体器件获得平整的上表面。

根据本发明的半导体器件的制造方法所获得的半导体器件，可以在较小的工艺节点(特征尺寸为14nm及以下)下改善SAQP的效果，改善线条边缘粗糙度、线宽粗糙度，与193nm浸入式光刻技术和极紫外光刻技术等现有技术相比，可以大大的节约成本，提高设备产量。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (12)

1.一种自对准四重图案的制造方法，包括：

在目标刻蚀层上依次形成第二芯模层、第二抗反射层、第一芯模层和第一抗反射层；

刻蚀所述第一抗反射层和第一芯模层，形成第一芯模图案；

在所述第一芯模图案上覆盖第一侧墙材料层；

刻蚀第一侧墙材料层及所述第一芯模图案以形成第一侧墙；

以所述第一侧墙为掩模刻蚀所述第二抗反射层的部分厚度，在所述第二抗反射层的裸露区域形成凹槽；

刻蚀所述第二抗反射层和所述第二芯模层以形成第二芯模图案；

在所述第二芯模图案上覆盖第二侧墙材料层；以及

刻蚀第二侧墙材料层及所述第二芯模图案以形成位于所述目标刻蚀层上的第二侧墙。

2.如权利要求1所述的自对准四重图案的制造方法，其特征在于，在形成所述第二芯模层之前还包括在所述目标刻蚀层上形成硬掩模层。

3.如权利要求1所述的自对准四重图案的制造方法，其特征在于，所述目标刻蚀层内具有埋设的刻蚀阻挡层。

4.如权利要求1所述的自对准四重图案的制造方法，其特征在于，刻蚀所述第一抗反射层和第一芯模层以形成第一芯模图案时，停止在所述第二抗反射层上。

5.如权利要求1所述的自对准四重图案的制造方法，其特征在于，刻蚀第一侧墙材料层及所述第一芯模图案以形成第一侧墙时，停止在所述第二抗反射层上。

6.如权利要求1所述的自对准四重图案的制造方法，其特征在于，形成第一侧墙后还包括：降低所述第一侧墙的高度。

7.如权利要求1所述的自对准四重图案的制造方法，其特征在于，在所述第二抗反射层的裸露区域形成凹槽之后还包括：去除残留的第一侧墙。

8.如权利要求2所述的自对准四重图案的制造方法，其特征在于，刻蚀第二侧墙材料层及所述第二芯模图案以形成位于所述目标刻蚀层上的第二侧墙时，停止在所述硬掩模层上。

9.如权利要求8所述的自对准四重图案的制造方法，其特征在于，还包括以所述第二侧墙为掩模刻蚀所述硬掩模层，形成硬掩模图案。

10.如权利要求2或8所述的自对准四重图案的制造方法，其特征在于，所述硬掩模层的材料为多晶硅。

11.如权利要求1所述的自对准四重图案的制造方法，其特征在于，所述第一抗反射层和第二抗反射层的材料为氮化钛、氮氧化硅、碳化硅或氧化铝。

12.一种半导体器件的制造方法，包括如权利要求1-11任一项所述的自对准四重图案的制造方法。

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