CN110930956A - 用于调节帧率以降低功耗的显示驱动器电路 - Google Patents

Abstract

一种显示驱动器电路包括：源极驱动器，其被配置为将显示数据输出到数据线；控制器，其被配置为基于同步信号来控制源极驱动器；以及频率调节电路，其被配置为：当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从外部装置接收到第二图像数据时将同步信号的第一时间间隔从第一长度扩展至第二长度，使得显示数据不输出到数据线的时间间隔被扩展，并且当在第一时间间隔扩展至第二长度之后从外部装置接收到指令时将第一时间间隔从第二长度缩短至第三长度。

Description

用于调节帧率以降低功耗的显示驱动器电路

相关申请的交叉引用

本申请要求在韩国知识产权局于2018年9月18日提交的韩国专利申请No.10-2018-0111522以及于2018年12月6日提交的韩国专利申请No.10-2018-0156157的优先权，这些申请的公开内容整体以引用方式并入本文中。

技术领域

符合实施例的设备和方法涉及电子电路，更具体地，涉及一种用于驱动显示面板的显示驱动器电路。

背景技术

大多数电子装置包括显示装置。电子装置可通过显示装置来向用户提供图像。显示装置可按照诸如液晶显示器(LCD)、发光二极管(LED)显示器、有机LED(OLED)显示器和有源矩阵OLED(AMOLED)显示器的各种形式来实现。

显示装置通过显示面板将图像提供给用户。显示驱动器电路操作以在显示面板中显示图像。如今，随着显示面板的尺寸和分辨率增加，显示驱动器电路的功耗不断增加。

例如，如今使用的大多数电子装置被实现为可由用户携带或移动。电子装置基于来自电池的电力来操作。显示驱动器电路的功耗的增加可使得电子装置难以长时间基于电池电力来操作。因此，期望降低显示驱动器电路的功耗。

发明内容

根据实施例，提供了一种显示驱动器电路，包括：源极驱动器，其被配置为将显示数据输出到数据线；控制器，其被配置为基于同步信号来控制源极驱动器；以及频率调节电路，其被配置为当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从外部装置接收到第二图像数据时将同步信号的第一时间间隔从第一长度扩展到第二长度，使得显示数据不输出到数据线的时间间隔被扩展，并且当在第一时间间隔扩展至第二长度之后从外部装置接收到指令时，将第一时间间隔从第二长度缩短至第三长度。

根据实施例，提供了一种显示驱动器电路，包括：源极驱动器，其被配置为将显示数据输出到连接到像素的数据线；控制器，其被配置为基于同步信号来控制源极驱动器；功率控制器，其被配置为基于同步信号在第一时间间隔期间关闭源极驱动器；以及频率调节电路，其被配置为当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从外部装置接收到第二图像数据时将同步信号的周期从第一值增加至第二值，使得第一时间间隔被扩展，并且当从外部装置接收到第二图像数据时将同步信号的周期从第二值减小至第三值。

根据实施例，提供了一种显示驱动器电路，包括：源极驱动器，其被配置为将显示数据输出到数据线；控制器，其被配置为基于同步信号来控制源极驱动器；以及频率调节电路，其被配置为当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从外部装置接收到第二图像数据时将同步信号的频率从第一值降低至第二值，当从外部装置接收到第二图像数据时将同步信号的频率从第二值增加至第三值，并且调节同步信号的频率，使得维持输出显示数据的时间间隔。

附图说明

图1是示出根据本发明构思的实施例的包括显示驱动器电路的电子装置的框图。

图2是示出图1的显示驱动器电路的框图。

图3是示出图2的频率调节电路的框图。

图4是用于描述图2的功率控制器的操作的框图。

图5是用于描述图2的显示驱动器电路的操作的时序图。

图6是用于描述图2的显示驱动器电路的操作的时序图。

图7是用于描述图2的显示驱动器电路的操作的流程图。

图8是用于描述图2的显示驱动器电路的操作的时序图。

图9是用于描述显示驱动器电路的操作的时序图。

图10是用于描述参照图8描述的显示驱动器电路的操作的流程图。

图11是用于描述参照图9描述的显示驱动器电路的操作的流程图。

图12是用于描述图2的显示驱动器电路的操作的时序图。

图13是用于描述参照图12描述的显示驱动器电路的操作的流程图。

图14是用于描述参照图12描述的显示驱动器电路的操作的流程图。

具体实施方式

下面，可详细且清楚地描述本发明构思的实施例，使得本领域普通技术人员容易地实现本发明构思。

本发明构思的实施例提供了一种通过调节帧率来降低功耗的显示驱动器电路。在这方面，在实施例中，显示驱动器电路可在接收到静止图像数据的同时扩展信号vsync的垂直边沿间隔(porch interval)，并且可在经扩展的垂直边沿间隔中关闭源极驱动器和/或扫描驱动器。

图1是示出根据本发明构思的实施例的包括显示驱动器电路的电子装置1000的框图。例如，电子装置1000可利用各种类型的电子装置(诸如智能电话、平板个人计算机(PC)、膝上型PC、电子书阅读器、MP3播放器、可穿戴装置等)中的一种来实现。

电子装置1000可包括各种电子电路。例如，电子装置1000的电子电路可包括显示驱动器电路100、显示面板1800、图像处理块1100、通信块1200、音频处理块1300、缓冲存储器1400、非易失性存储器1500、用户接口1600和主处理器1700。

图像处理块1100可通过透镜1110接收光。包括在图像处理块1100中的图像传感器1120和图像信号处理器1130可基于所接收的光来生成与外部对象关联的图像数据。

通信块1200可通过天线1210与外部装置/系统交换信号。通信块1200的收发器1220和MODEM(调制器/解调器)1230可遵照各种无线通信协议来处理与外部装置/系统交换的信号。

音频处理块1300可通过使用音频信号处理器1310来处理声音信息，因此播放和输出音频。音频处理块1300可接收通过麦克风1320输入的音频。音频处理块1300可通过扬声器1330来输出播放的音频。

缓冲存储器1400可存储用于电子装置1000的操作的数据。例如，缓冲存储器1400可暂时地存储由主处理器1700处理或将由主处理器1700处理的数据。例如，缓冲存储器1400可包括诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)的易失性存储器以及/或者诸如相变RAM(PRAM)、磁阻RAM(MRAM)、电阻RAM(ReRAM)或铁电RAM(FRAM)的非易失性存储器。

非易失性存储器1500可存储数据而不管是否供应电力。例如，非易失性存储器1500可包括诸如闪存、PRAM、MRAM、ReRAM和FRAM的各种非易失性存储器中的任一个或任何组合。例如，非易失性存储器1500可包括诸如安全数字(SD)卡的可移除存储器和/或诸如嵌入式多媒体卡(eMMC)的嵌入式存储器。

用户接口1600可仲裁用户与电子装置1000之间的通信。例如，用户接口1600可包括诸如键盘、按钮、触摸屏、触摸板、陀螺仪传感器、振动传感器和加速度传感器的输入接口。例如，用户接口1600可包括诸如电机和LED灯的输出接口。

主处理器1700可控制电子装置1000的组件的总体操作。出于操作电子装置1000的目的，主处理器1700可处理各种操作。例如，主处理器1700可利用包括一个或多个处理器核的操作处理装置/电路(诸如通用处理器、专用处理器、应用处理器或微处理器)来实现。例如，主处理器1700可将数据发送到显示驱动器电路100。

显示驱动器电路100可从主处理器1700接收数据。显示驱动器电路100可基于所接收的数据来驱动显示面板1800。显示面板1800可基于所接收的数据来显示视频或静止图像。

显示驱动器电路100可根据视频是否显示在显示面板1800中或者静止图像是否显示在显示面板1800中来调节驱动频率。在这方面，将参照图2至图14来描述外部装置、显示驱动器电路100和显示面板1800的配置和操作。

然而，图1中所示的组件是为了更好理解而提供，而非旨在限制本发明构思。电子装置1000可不包括图1中所示的组件中的一个或多个，或者还可包括图1中未示出的至少一个组件。

图2是示出图1的显示驱动器电路100的框图。

如参照图1描述的，主处理器1700可将图像数据输出到显示驱动器电路100。显示驱动器电路100可接收图像数据。显示驱动器电路100可基于所接收的图像数据在显示面板1800中显示图像。

显示驱动器电路100可输出信号te1。信号te1可以是周期性地输出的信号。将关于显示驱动器电路100的配置和操作更充分地描述信号te1。

主处理器1700可接收信号te1。主处理器1700可响应于信号te1而输出同步信号vsync1和图像数据。主处理器1700可输出同步信号vsync1和图像数据二者，或者可仅输出同步信号vsync1。例如，同步信号vsync1可以是垂直同步信号。

详细地，在视频显示在显示面板1800中的同时，主处理器1700可输出同步信号vsync1和图像数据二者。在这种情况下，主处理器1700可响应于信号te1而周期性地输出同步信号vsync1和图像数据。在静止图像显示在显示面板1800中的同时，主处理器1700可仅输出同步信号vsync1，而不输出图像数据。在这种情况下，主处理器1700可响应于信号te1而周期性地仅输出同步信号vsync1，而不输出图像数据。图2中仅示出同步信号vsync1，但是本发明构思不限于此。例如，主处理器1700可输出水平同步信号(hsync)、时钟(clk)等，以驱动显示驱动器电路100。然而，在以下描述中，假设在显示驱动器电路100中生成水平同步信号(hsync)、时钟(clk)等。

在以下描述中，在主处理器1700仅输出同步信号vsync1而不输出图像数据的情况下，先前输出的图像数据被表示为静止图像数据。另外，在主处理器1700输出同步信号vsync1和图像数据二者的情况下，先前输出的图像数据被表示为视频数据。

显示驱动器电路100可接收同步信号vsync1和/或图像数据。显示驱动器电路100可基于所接收的同步信号vsync1和所接收的图像数据在显示面板1800中显示图像。

显示驱动器电路100可包括存储器110、时序控制器120、栅极驱动器140、源极驱动器150和功率控制器180。时序控制器120、栅极驱动器140和源极驱动器150可包括在一个芯片中。

存储器110可接收图像数据。存储器110可存储所接收的图像数据。存储器110可将所存储的图像数据输出到时序控制器120。在接收到静止图像数据的情况下，存储器110可重复地输出先前存储的静止图像数据，直至接收到新的图像数据。另外，存储器110可不执行存储图像数据的操作，直至接收到新的图像数据。

时序控制器120可基于从主处理器1700接收的图像数据来控制栅极驱动器140、源极驱动器150和功率控制器180。时序控制器120可包括时钟生成电路111、频率调节电路130和控制器115。然而，本发明构思不限于时钟生成电路111、频率调节电路130和控制器115利用硬件电路实现的情况。本发明构思可进行不同地改变或修改。例如，时钟生成电路111、频率调节电路130和控制器115可由软件实现以执行本公开中要描述的操作。在这种情况下，可执行软件的程序代码的处理器可被设置在显示驱动器电路100内部或外部，并且处理器可执行软件的程序代码，使得执行时钟生成电路111、频率调节电路130和控制器115的操作。

时钟生成电路111可生成信号te0、te1和te2。信号te0、te1和te2可以是具有相同频率的信号。信号te0可以是用于驱动显示驱动器电路100的组件110、115、130、140、150和180的时钟(clk)。信号te1和te2可以是用于主处理器1700与触摸电路1900和显示驱动器电路100之间的同步的信号。例如，信号te0、te1和te2的频率可为60Hz。

时钟生成电路111可将信号te1输出到主处理器1700。主处理器1700可响应于信号te1而输出同步信号vsync1和图像数据。即，输出同步信号vsync1的周期可对应于信号te1的周期。

时钟生成电路111可将信号te2输出到触摸电路1900。触摸电路1900可接收信号te2。触摸电路1900可响应于信号te2而输出信号tc0。

在旨在转换要显示在显示面板1800中的图像的情况下，用户可触摸触摸面板。触摸面板可与触摸电路1900电连接。因此，在触摸面板被触摸的情况下，触摸电路1900可识别出触摸面板被触摸。在触摸面板被触摸之后接收到信号te2的情况下，触摸电路1900可响应于信号te2而输出信号tc0。

时钟生成电路111可将信号te0输出到显示驱动器电路100的组件110、115、130、140、150和180。信号te0可用于显示驱动器电路100中的组件110、115、130、140、150和180以进行操作。例如，存储器110可根据信号te0的频率来输出存储在其中的图像数据。时钟生成电路111可将信号te0输出到频率调节电路130。

频率调节电路130可接收信号vsync1和te0以及图像数据。在参考时间间隔期间没有接收图像数据的情况下，频率调节电路130可输出频率低于同步信号vsync1的频率的同步信号vsync2。频率调节电路130可通过使用信号vsync1、vsync2和te0来输出信号se0。将参照图3详细描述频率调节电路130的配置和操作。

控制器115可接收信号vsync2和se0。控制器115可接收存储在存储器110中的图像数据。控制器115可基于信号vsync2和se0以及图像数据来控制栅极驱动器140和源极驱动器150。出于分别控制栅极驱动器140和源极驱动器150的目的，控制器115可输出显示数据以及信号sg0和sg1。

栅极驱动器140可接收信号sg0和sg1。源极驱动器150可接收显示数据。栅极驱动器140可基于信号sg0和sg1来驱动栅极线g1至gn。栅极驱动器140可基于信号sg0来选择栅极线。可通过信号sg0来顺序地选择栅极线g1至gn。源极驱动器150可基于显示数据来驱动数据线d1至dn。源极驱动器150可将与显示数据对应的电压输入到数据线d1至dn。图1中仅示出一个像素1810，但本发明构思不限于此。像素可被放置在栅极线g1至gn与数据线d1至dn的交叉点处。通过信号sg0选择的像素可存储与从源极驱动器150输入的电压对应的电荷。

栅极驱动器140可基于信号sg1来选择栅极线。放置在所选栅极线处的像素可输出存储在其中的电荷。因此，可从像素输出电流。在从像素输出电流的情况下，可发射与输入到像素的电压对应的亮度的光。

功率控制器180可接收同步信号vsync2。功率控制器180可基于同步信号vsync2来关闭和打开栅极驱动器140和源极驱动器150的部分组件。将参照图4和图5来描述功率控制器180的操作。

图3是示出图2的频率调节电路130的框图。

频率调节电路130可确定在参考时间间隔期间是否没有接收图像数据。频率调节电路130可基于确定结果来输出信号vsync2和se0。频率调节电路130可包括帧计数器131、比较器132和频率控制器133。帧计数器131、比较器132和频率控制器133可利用硬件电路和/或由软件来实现，以提供本公开中要描述的操作。例如，可执行软件的程序代码的处理器可被设置在显示驱动器电路100内部或外部，并且该处理器可执行软件的程序代码，使得执行帧计数器131、比较器132和频率控制器133的操作。

帧计数器131可接收同步信号vsync1和图像数据。在从主处理器1700输出静止图像数据的同时，主处理器1700可暂时仅输出同步信号vsync1而不输出图像数据。帧计数器131可对接收同步信号vsync1而不接收图像数据的次数进行计数。另外，帧计数器131可对图1的存储器110输出图像数据而没有存储新图像数据的处理的次数进行计数。在以下描述中，接收同步信号vsync1而不接收图像数据的次数可对应于存储器110输出图像数据而没有存储新图像数据的处理的次数。

然而，本发明构思不限于此。例如，主处理器1700可连续地输出相同的静止图像数据。在这种情况下，帧计数器131可对接收到相同的静止图像数据的次数进行计数。帧计数器131可分析图像数据并且可确定连续接收的多条图像数据是否彼此相同。在以下描述中，帧计数器131对接收同步信号vsync1而不接收图像数据的次数进行计数的操作可对应于帧计数器131对接收到相同的静止图像数据的次数进行计数的操作。帧计数器131可输出信号s0。信号s0可包括关于所计数的次数的信息。在图像数据被输入到帧计数器131的情况下，信号s0可包括指示接收到图像数据的信息。

另外，帧计数器131可接收信号tc0。在信号tc0被输入到帧计数器131的情况下，信号s0可包括指示接收到信号tc0的信息。将参照图8至图11来给出与接收到信号tc0关联的描述。

另外，帧计数器131可接收指令。在指令被输入到帧计数器131的情况下，信号s0可包括指示接收到指令的信息。将参照图12至图14来给出与接收到指令关联的描述。

比较器132可接收信号s0。比较器132可基于信号s0来将所计数的次数和参考计数进行比较。比较器132可基于比较结果来输出信号s1。比较器132可基于比较结果来确定信号s1的逻辑值。例如，在所计数的次数大于参考计数的情况下，比较器132可输出值为逻辑“1”的信号s1。在所计数的次数小于参考计数的情况下，比较器132可输出值为逻辑“0”的信号s1。另外，当信号s0中包括指示接收到图像数据的信息时，比较器132可再次输出值为逻辑“0”的信号s1。当信号s0中包括指示接收到信号tc0的信息时，比较器132可再次输出值为逻辑“0”的信号s1。另外，当信号s0中包括指示接收到指令的信息时，比较器132可再次输出值为逻辑“0”的信号s1。然而，本发明构思不限于此。例如，信号s1可具有与逻辑值对应的电压电平。

在以下描述中，比较所计数的次数和参考计数可意指将在接收同步信号vsync1而不接收图像数据时的时间与参考时间进行比较。另外，所计数的次数大于参考计数可意指接收同步信号vsync1而不接收图像数据时的时间大于参考时间。

在以下描述中，信号s1具有逻辑“0”值可意指所计数的次数小于(或不大于)参考计数。另外，信号s1具有逻辑“1”值可意指所计数的次数不小于(或大于)参考计数或接收到新图像数据。

频率控制器133可接收信号s1、vsync1和te0。频率控制器133可基于信号s1、vsync1和te0来输出信号vsync2和se0。

频率控制器133可根据信号s1的逻辑值来调节同步信号vsync2的频率。在信号s1具有逻辑“1”值的情况下，频率控制器133可输出频率低于同步信号vsync1的频率的同步信号vsync2。例如，同步信号vsync1的频率可为60Hz，同步信号vsync2的频率可为48Hz。

在这种情况下，同步信号vsync2的显示间隔的时间长度可与同步信号vsync1的显示间隔的时间长度相同。同步信号vsync2的边沿间隔的时间长度可比同步信号vsync1的边沿间隔的时间长度长。即，频率控制器133可在维持同步信号vsync2的显示间隔的时间长度的同时扩展同步信号vsync2的边沿间隔的时间长度。频率控制器133可通过扩展同步信号vsync2的边沿间隔的时间长度来使同步信号vsync2的频率低。同步信号vsync2的显示间隔的时间长度可对应于从图2的源极驱动器150输出显示数据的间隔的时间长度。同步信号vsync2的边沿间隔的时间长度可对应于不从图2的源极驱动器150输出显示数据的间隔的时间长度。

在信号s1具有逻辑“0”值的情况下，频率控制器133可输出频率与同步信号vsync1的频率相同的同步信号vsync2。例如，同步信号vsync1的频率和同步信号vsync2的频率可为60Hz。

在这种情况下，同步信号vsync2的显示间隔的时间长度可与同步信号vsync1的显示间隔的时间长度相同。同步信号vsync2的边沿间隔的时间长度可与同步信号vsync1的边沿间隔的时间长度相同。

频率控制器133可基于信号te0、vsync1和vsync2来输出信号se0。频率控制器133可根据同步信号vsync2来调节信号se0的频率。信号se0的周期可对应于从图2的各个像素输出电流的周期。

频率控制器133可调节信号se0的脉冲宽度，使得在同步信号vsync2的每一周期生成相同计数那么多的信号se0的脉冲。详细地，在同步信号vsync2的频率低于同步信号vsync1的频率的情况下，频率控制器133可使信号se0的脉冲宽度宽。在同步信号vsync2的频率与同步信号vsync1的频率相同的情况下，频率控制器133可使信号se0的脉冲宽度窄。

控制器115可接收信号vsync2和se0。控制器115可基于同步信号vsync2来输出信号sg0。另外，控制器115可基于信号se0来输出信号sg1。控制器115可基于信号sg0和sg1控制栅极驱动器140。

图4是用于描述图2的功率控制器180的操作的框图。

栅极驱动器140可包括扫描驱动器141和发射驱动器142。

扫描驱动器141可接收信号sg0。扫描驱动器141可基于信号sg0来输出信号sg01。扫描驱动器141可基于信号sg01来接通或关断开关sw0。开关sw0可连接到栅极线g1。在开关sw0接通的情况下，像素1810可存储从源极驱动器150输入的电荷。在开关sw0关断的情况下，电压不会从源极驱动器150输入到像素1810。

发射驱动器142可基于信号sg1来输出信号sg11。发射驱动器142可基于信号sg11来接通或关断连接在第一电源电压VSS与第二电源电压VDD之间的开关sw1。在开关sw1接通的情况下，像素1810可输出所存储的电荷。因此，在输出所存储的电荷的情况下，可从像素1810发射与输入到像素1810的电压对应的像素的光。在开关sw0关断的情况下，像素1810不会输出所存储的电荷。

功率控制器180可接收同步信号vsync2。功率控制器180可基于同步信号vsync2来输出信号sc0和sc1。功率控制器180可通过使用信号sc0来打开或关闭扫描驱动器141。功率控制器180可使用信号sc1来打开或关闭源极驱动器150。打开扫描驱动器141和源极驱动器150意指向扫描驱动器141和源极驱动器150供应电力。关闭扫描驱动器141和源极驱动器150意指停止向扫描驱动器141和源极驱动器150供应电力。

当同步信号vsync2的频率低于同步信号vsync1的频率时，功率控制器180可在同步信号vsync2的显示间隔中打开扫描驱动器141和源极驱动器150。当同步信号vsync2的频率低于同步信号vsync1的频率时，功率控制器180可在同步信号vsync2的边沿间隔中关闭扫描驱动器141和源极驱动器150。

然而，本发明构思不限于此。例如，功率控制器180可在同步信号vsync2的显示间隔中打开扫描驱动器141和源极驱动器150，而不管同步信号vsync2的频率如何。另外，功率控制器180可在同步信号vsync2的边沿间隔中关闭扫描驱动器141和源极驱动器150，而不管同步信号vsync2的频率如何。

根据本发明构思的实施例，在静止图像显示在显示面板1800中的同时生成的同步信号vsync2的边沿间隔可比视频显示在显示面板1800中的同时生成的同步信号vsync2的边沿间隔长。因此，功率控制器180可在较长时间期间关闭扫描驱动器141和源极驱动器150。根据本发明构思的实施例，扫描驱动器141和源极驱动器150的功耗可显著降低。

显示驱动器电路100中消耗的大部分(约90％)的模拟功率可以是在源极驱动器150中消耗的功率。因此，显示驱动器电路100可通过在边沿间隔中关闭源极驱动器150来显著降低模拟功耗。

图5是用于描述图2的显示驱动器电路100的操作的时序图。为了更好理解，将一起参考图3和图4。

在周期p0(VB)中，图像数据未被输入到显示驱动器电路100的次数可小于参考计数。因此，比较器132可输出值为逻辑“0”的信号s1。同步信号vsync2的频率可与同步信号vsync1的频率相同。同步信号vsync2的边沿间隔pt0的时间长度可与同步信号vsync1的边沿间隔的时间长度相同。另外，同步信号vsync2的显示间隔dt0(显示时间)的时间长度可与同步信号vsync1的显示间隔的时间长度相同。

在周期p0中，图像数据被输出到显示面板1800的帧率可与边沿间隔pt0的时间长度和显示间隔dt0的时间长度之和成反比。例如，在周期p0中，帧率可为60Hz。

在周期p0中，功率控制器180可输出值为逻辑“1”的信号sc0和sc1。在周期p0中，扫描驱动器141和源极驱动器150可基于信号sc0和sc1被打开。

在周期p0中，发射驱动器142可基于信号sg1来输出信号sg11。

在周期p1中，图像数据不被输入到显示驱动器电路100的次数可大于参考计数。因此，比较器132可输出值为逻辑“1”的信号s1。同步信号vsync2的频率可低于同步信号vsync1的频率。同步信号vsync2的边沿间隔pt1(EVB)的时间长度可比同步信号vsync1的边沿间隔的时间长度长。即，同步信号vsync2的边沿间隔pt1的时间长度可比周期p0中的同步信号vsync2的边沿间隔pt0的时间长度长。同步信号vsync2的显示间隔dt1的时间长度可与同步信号vsync1的显示间隔的时间长度相同。即，同步信号vsync2的显示间隔dt1的时间长度可与周期p0中的同步信号vsync2的显示间隔dt0的时间长度相同。

在周期p1中，边沿间隔pt1的时间长度与显示间隔dt1的时间长度之和可比边沿间隔pt0的时间长度与显示间隔dt0的时间长度之和长。即，周期p1中的帧率可低于周期p0中的帧率。例如，在周期p1中，帧率可为48Hz。

在周期p1中，功率控制器180可根据同步信号vsync2的逻辑值来输出信号sc0和sc1。同步信号vsync2可在显示间隔dt1中具有逻辑“1”值。因此，功率控制器180可在显示间隔dt1中输出值为逻辑“1”的信号sc0和sc1。在显示间隔dt1中，扫描驱动器141和源极驱动器150可基于信号sc0和sc1被打开。同步信号vsync2可在边沿间隔pt1中具有逻辑“0”值。因此，功率控制器180可在边沿间隔pt1中输出值为逻辑“0”的信号sc0和sc1。在边沿间隔pt1中，扫描驱动器141和源极驱动器150可基于信号sc0和sc1被关闭。

根据本发明构思的实施例，显示驱动器电路100可使周期p1的帧率低，因此总体降低显示驱动器电路100中消耗的功率。显示驱动器电路100可在边沿间隔pt1中关闭扫描驱动器141和源极驱动器150，因此降低显示驱动器电路100中消耗的模拟功率。

在周期p1中，发射驱动器142可基于信号sg1来调节信号sg11。在周期p0和周期p1中，信号sg11可被调节在同步信号vsync2的每一周期振荡相同的计数那么多次。例如，在周期p0和周期p1中，信号sg11可在同步信号vsync2的每一周期振荡四次。

像素1810发射光的次数可根据信号sg11在同步信号vsync2的每一周期振荡的次数来确定。显示在显示面板1800中的图像的质量可根据像素1810在同步信号vsync2的每一周期发射光的次数来确定。详细地，在像素1810在同步信号vsync2的每一周期发射光四次的情况下，图像的质量可维持最佳值。因此，根据本发明构思的实施例的显示驱动器电路100可通过维持像素1810在同步信号vsync2的每一周期发射光的次数来将图像的质量维持在最佳值。

因此，发射驱动器142可调节信号sg11的脉冲宽度，使得在周期p0和周期p1中，信号sg11在同步信号vsync2的每一周期振荡相同的计数那么多次。发射驱动器142可将信号sg11的脉冲宽度从“wt0”调节为“wt1”。

在周期p2中，显示驱动器电路100可接收新图像数据。在周期p2中，比较器132可再次输出值为逻辑“0”的信号s1。信号s1、vsync2、sc0、sc1和sg11在周期p2中的波形可与信号s1、vsync2、sc0、sc1和sg11在周期p0中的波形相同。

然而，本发明构思不限于此。显示驱动器电路100可将同步信号vsync2的频率调节为高于同步信号vsync2在周期p1中的频率。在以下描述中，为了描述方便，假设周期p2中的同步信号vsync2具有周期p0中的同步信号vsync2的频率。

图6是用于描述图2的显示驱动器电路100的操作的时序图。

参照图5描述显示驱动器电路100的组件之间交换的信号s1、vsync2、sc0、sc1和sg11。参照图5描述调节同步信号vsync2的频率的方法。下面，将参照图6描述主处理器1700和显示驱动器电路100之间交换的信号te1和vsync1以及图像数据。

如参照图2描述的，显示驱动器电路100可输出信号te1。主处理器1700可响应于信号te1而输出信号vsync1和图像数据。主处理器1700可将数据2ch与图像数据一起输出。数据2ch不输出意指图像数据不输出。在以下描述中，假设图像数据包括数据2ch。

帧计数器131可接收信号vsync1和图像数据。帧计数器131可识别数据2ch。帧计数器131可确定是否接收到数据2ch，并且可对没有接收到图像数据的次数进行计数。另外，帧计数器131可分析数据2ch和/或图像数据，并且可确定连续接收的多条图像数据是否彼此相同。帧计数器131可基于确定结果来对接收到相同的图像数据的次数进行计数。主处理器1700可输出相同的图像数据，然后可仅输出信号vsync1而不输出图像数据。在这种情况下，帧计数器131可对接收到相同的图像数据的次数和没有接收到图像数据的次数二者进行计数。

比较器132可比较所计数的次数和参考计数。在参考计数为“2”的假设下，将参照图6给出描述。当所计数的次数不小于参考计数时，比较器132可输出值为逻辑“1”的信号s1。

周期p10可包括图5的p0。周期p10可以是直至比较器132输出值为逻辑“1”的信号s1的周期。在时间点“t1”，可接收与信号te1对应的图像数据和同步信号vsync1。在这种情况下，帧计数器131中计数的次数可为“0”。在所计数的次数小于“2”的情况下，比较器132可输出值为逻辑“0”的信号s1。

在时间点“t2”，可接收与信号te1对应的同步信号vsync1而不接收图像数据。在这种情况下，帧计数器131中计数的次数可为“1”。在所计数的次数小于“2”的情况下，比较器132可输出值为逻辑“0”的信号s1。

在时间点“t3”，可接收与信号te1对应的同步信号vsync1而不接收图像数据。在这种情况下，帧计数器131中计数的次数可为“2”。

在所计数的次数不小于“2”的情况下，比较器132可输出值为逻辑“1”的信号s1。

周期p11可包括图5的p1。周期p11可以是比较器132输出值为逻辑“1”的信号s1的周期。在周期p11中，频率调节电路130可使同步信号vsync2的频率低。如参照图5描述的，周期p11中的同步信号vsync2的显示间隔的时间长度可与周期p10中的同步信号vsync2的显示间隔的时间长度相同。周期p11中的同步信号vsync2的边沿间隔的时间长度可比周期p10中的同步信号vsync2的边沿间隔的时间长度长。

在周期p11中，显示驱动器电路100可维持信号te1的频率与周期p10中的信号te1的频率相同。因此，在发生新图像可输出到显示面板1800的情形的情况下，显示面板1800可更快速地接收图像数据。这将参照图8至图11描述。

周期p12可包括图5的p2。在时间点“t8”，可接收与信号te1对应的图像数据和同步信号vsync1。因此，如参照图5描述的，比较器132可再次输出值为逻辑“0”的信号s1。周期p12可以是比较器132再次输出值为逻辑“0”的信号s1的周期。在周期p12中，频率调节电路130可使同步信号vsync2的频率较高。

图7是用于描述图2的显示驱动器电路100的操作的流程图。为了更好理解，将一起参考图2和图3。

在操作S210中，显示驱动器电路100可将信号te1输出到主处理器1700。在显示面板1800显示视频的情况下，主处理器1700可响应于信号te1而输出图像数据和同步信号vsync1。在显示面板1800显示静止图像的情况下，主处理器1700可响应于信号te1而输出同步信号vsync1而不输出图像数据。

在操作S220中，帧计数器131可对仅接收到同步信号vsync1而不接收图像数据的次数进行计数。

在操作S230中，帧计数器131可将信号s0输出到比较器132。信号s0可包括关于所计数的次数的信息。

在操作S240中，比较器132可比较所计数的次数和参考时间或参考计数。

在所计数的次数不小于参考计数的情况下，在操作S250中，频率控制器133可扩展同步信号vsync2的边沿间隔。另外，频率控制器133可根据同步信号vsync2的频率来调节信号se0。详细地，频率控制器133可扩展信号se0的脉冲宽度。

在操作S260中，频率调节电路130可将经调节的同步信号vsync2和经调节的信号se0输出到控制器115。

在所计数的次数小于参考计数的情况下，显示驱动器电路100可重复地执行操作S230和操作S240，直至所计数的次数变得不小于参考计数。

在操作S270中，显示驱动器电路100可基于信号vsync2和se0来操作。操作S270与图5的周期p1和图6的周期p11中的显示驱动器电路100的操作基本上相同，因此，将省略附加描述以避免冗余。

在操作S280中，帧计数器131可确定是否接收到新图像数据。

在接收到新图像数据的情况下，在操作S285中，频率控制器133可缩短或减小同步信号vsync2的边沿间隔。另外，频率控制器133可根据同步信号vsync2的频率来调节信号se0。详细地，频率控制器133可使信号se0的脉冲宽度小。

在没有接收到新图像数据的情况下，显示驱动器电路100可重复地执行操作S270和操作S280，直至接收到新图像数据。

在操作S290中，频率控制器133可输出同步信号vsync2和信号se0。显示驱动器电路100可基于信号vsync2和se0来操作。

图8是用于描述图2的显示驱动器电路100的操作的时序图。为了更好理解，将一起参考图2、图3和图6。

将参照图8描述的显示驱动器电路100的操作可与参照图6描述的显示驱动器电路100的操作相似。然而，当接收到信号tc0时，将参照图8描述的显示驱动器电路100可将同步信号vsync2的边沿间隔缩短至原始边沿间隔。因此，可聚焦于图8的时序图与图6的时序图之间的差异，因此，将省略附加描述以避免冗余。

周期p20中的显示驱动器电路100的操作可与图6的周期p10中的显示驱动器电路100的操作基本上相同。

周期p21中直至发生触摸事件的显示驱动器电路100的操作可与图6的周期p11中的显示驱动器电路100的操作基本上相同。

在时间点“t6”和时间点“t7”之间，可发生触摸事件。在以下描述中，触摸事件可意指用户触摸触摸面板。在旨在转换要显示在显示面板1800中的图像的情况下，用户可触摸触摸面板。然而，本发明构思不限于此。例如，触摸事件可以是在要显示在显示面板1800中的图像被转换之前发生的操作。如参照图2描述的，触摸电路1900可识别发生触摸事件。显示驱动器电路100可将信号te2输出到触摸电路1900。信号te2可以是周期性信号。

在发生触摸事件之后接收到信号te2的情况下，在时间点“t7”，触摸电路1900可输出信号tc0。触摸电路1900可响应于信号te2而输出信号tc0。在周期p21中，显示驱动器电路100可维持信号te2的频率与周期p20中的信号te2的频率相同。因此，根据本发明构思的实施例的显示驱动器电路100可更快速地识别出发生触摸事件。显示驱动器电路100识别触摸事件的发生的情况稍后将参照图9描述。

如参照图3描述的，在信号tc0被输入到帧计数器131的情况下，比较器132可输出值为逻辑“0”的信号s1。频率控制器133可基于信号s1将同步信号vsync2的频率增加至原始频率。

在发生触摸事件的情况下，主处理器1700可通过与触摸电路1900通信来识别出发生触摸事件。然而，本发明构思不限于此。例如，主处理器1700可通过与显示驱动器电路100通信来识别出发生触摸事件。在识别出发生触摸事件的情况下，主处理器1700可输出新图像数据。因此，在时间点“t8”，主处理器1700可响应于信号te1而输出新图像数据。

在周期p21中，显示驱动器电路100可维持信号te1的频率与周期p20中的信号te1的频率相同。因此，在发生触摸事件的情况下，显示驱动器电路100可更快速地接收新图像数据。显示驱动器电路100接收新图像数据的情况稍后将参照图9描述。

如上所述，频率控制器133可在接收新图像数据之前接收信号tc0。在接收到信号tc0的情况下，频率控制器133可在接收新图像数据之前将同步信号vsync2的频率增大至原始频率。即，即使在没有接收到单独的命令的情况下，根据本发明构思的实施例的显示驱动器电路100可在接收到图像数据时的时间调节同步信号vsync2的频率。

图9是用于描述显示驱动器电路的操作的时序图。

与示出不管同步信号vsync2的频率如何，信号te1和te2的频率维持恒定的情况的图8不同，图9中示出信号te1’和te2’的频率随着信号vsync2’的频率改变而改变的情况。下面，可聚焦于图8和图9之间的差异，因此，将省略附加描述以避免冗余。

为了更好理解，在信号vsync2’的频率在周期p20和周期p22’中维持在60Hz的假设下，将参照图9给出描述。另外，假设信号vsync2’的频率在周期p21’中维持在48Hz。

在周期p21’中，信号vsync2’的频率可改变为48Hz。随着信号vsync2’的频率改变，信号te1’和te2’的频率也可改变为48Hz。然而，信号te1’和te2’的频率可不与信号vsync2’的频率相同。仅周期p21’中的信号te1’和te2’的频率低于周期p20中的信号te1’和te2’的频率可能就足够了。

如参照图8描述的，在时间点“t6”和时间点“t7”之间，可发生触摸事件。然而，与参照图8给出的描述不同，信号te2’可比时间点“t7”晚输出。显示驱动器电路100可比时间点“t7”晚接收信号tc0’。因此，与参照图8给出的描述不同，显示驱动器电路100可能未能在接收新图像数据之前将信号vsync2’的频率增加至原始频率，或者可能比参照图8给出的描述更急剧地增加信号vsync2’的频率。

另外，与参照图8给出的描述不同，信号te1’可比时间点“t8”晚输出。因此，新图像数据可能比参照图8给出的描述晚输入到显示驱动器电路100。

即，参照图8和图9，根据本发明构思的实施例的显示驱动器电路100可通过维持周期p21中的信号te1和te2的频率与周期p20中的信号te1和te2的频率相同来缩短延迟时间。延迟时间可意指从发生触摸事件时到显示面板1800的图像响应于触摸事件被转换时的时间长度。

图10是用于描述参照图8描述的显示驱动器电路100的操作的流程图。

在以下描述中，操作S310至操作S360可指示在周期p21中执行的操作。另外，操作S370至操作S390可指示在周期p22中执行的操作。

在操作S310中，显示驱动器电路100可在低功率模式下操作。低功率模式下的同步信号vsync2的频率可低于正常模式下的同步信号vsync2的频率。

在操作S312中，显示驱动器电路100可将信号te2发送到触摸电路1900。

在操作S315中，显示驱动器电路100可将信号te1发送到主处理器1700。

在操作S320中，可在触摸面板处发生触摸事件。触摸电路1900可检测或识别出发生触摸事件。

在操作S330中，在发生触摸事件之后触摸电路1900可待命，直至接收到新的信号te2。

在操作S340中，显示驱动器电路100可将信号te2发送到触摸电路1900。时间周期n0可以是输出信号te2的周期。信号te2的周期可与正常模式下的信号te2的周期相同。

在操作S350中，触摸电路1900可响应于信号te2将信号tc0发送到显示驱动器电路100。

在操作S360中，触摸电路1900可将信号tc1发送到主处理器1700。信号tc1可包括指示发生触摸事件的信息。主处理器1700可基于信号tc1来准备要输出到显示驱动器电路100的新图像数据。

在操作S370中，显示驱动器电路100可响应于信号tc0在正常模式下操作。

在操作S380中，显示驱动器电路100可将信号te1发送到主处理器1700。时间周期m0可以是输出信号te1的周期。信号te1的周期可与正常模式下的信号te1的周期相同。

在操作S390中，主处理器1700可响应于信号te1将新图像数据发送到显示驱动器电路100。即，显示驱动器电路100可在正常模式下操作的同时接收新图像数据。

图11是用于描述参照图9描述的显示驱动器电路的操作的流程图。

在以下描述中，操作S410至操作S460可指示在周期p21’中执行的操作。另外，操作S470至操作S490可指示在周期p22’中执行的操作

在操作S410中，显示驱动器电路100可在低功率模式下操作。同步信号vsync2在低电力模式下的频率可低于同步信号vsync2在正常模式下的频率。

在操作S412中，显示驱动器电路100可将信号te2’发送到触摸电路1900。

在操作S415中，显示驱动器电路100可将信号te1’发送到主处理器1700。

在操作S420中，可在触摸面板处发生触摸事件。触摸电路1900可检测或识别出发生触摸事件。

在操作S430中，在发生触摸事件之后触摸电路1900可待命，直至接收到新的信号te2’。

在操作S440中，显示驱动器电路100可将信号te2’发送到触摸电路1900。时间周期n1可以是输出信号te2’的周期。信号te2’的频率可低于图10的信号te2的频率。因此，时间周期n1可比图10的时间周期n0长。

在操作S450中，触摸电路1900可将信号tc1’发送到主处理器1700。信号tc1’可包括指示发生触摸事件的信息。主处理器1700可基于信号tc1’准备要输出到显示驱动器电路100的新图像数据。

在操作S460中，触摸电路1900可响应于信号te2’将信号tc0’发送到显示驱动器电路100。

在操作S470中，显示驱动器电路100可响应于信号tc0’在正常模式下操作。

在操作S480中，显示驱动器电路100可将信号te1’发送到主处理器1700。时间周期m1可以是输出信号te1’的周期。信号te1’的频率可低于图10的信号te1的频率。因此，时间周期m1可比图10的时间周期m0长。

在操作S490中，主处理器1700可响应于信号te1’将新图像数据发送到显示驱动器电路100。

参照图10和图11，显示驱动器电路100可在图10的操作S390中更快速地反馈用户的触摸事件。

图12是用于描述图2的显示驱动器电路100的操作的时序图。

将参照图12描述的显示驱动器电路100的操作与参照图8描述的显示驱动器电路100的操作相似。然而，将参照图12描述的显示驱动器电路100可响应于从主处理器1700接收的指令或命令(CMD)将同步信号vsync2的边沿间隔缩短至原始边沿间隔。因此，可聚焦于图12的时序图与图8的时序图之间的差异，因此，将省略附加描述以避免冗余。

周期p20中的显示驱动器电路100的操作可与图8的周期p20中的显示驱动器电路100的操作基本上相同。

在时间点“t31”，信号s1的逻辑值可从“0”改变为“1”。在这种情况下，可通过周期p23将同步信号vsync2从高频(例如，60Hz)调节为低频(例如，48Hz)。

参照图8描述的显示驱动器电路100可改变同步信号vsync2的频率一次。可替换地，参照图8描述的显示驱动器电路100可在更短的时间内改变同步信号vsync2的频率。相比之下，参照图12描述的显示驱动器电路100可在周期p23期间缓慢地改变同步信号vsync2的频率。例如，显示驱动器电路100可在周期p23期间按照给定间隔逐步扩展同步信号vsync2的边沿间隔。对于另一示例，显示驱动器电路100可在周期p23期间线性地扩展同步信号vsync2的边沿间隔。对于另一示例，显示驱动器电路100可在周期p23期间非线性地扩展同步信号vsync2的边沿间隔。

在周期p24中，显示驱动器电路100可输出具有较低频率的同步信号vsync2。

在时间点“t7”，主处理器1700可响应于信号te1而输出指令。主处理器1700可在输出新图像数据之前首先输出指令。显示驱动器电路100可接收指令。在接收到指令的情况下，比较器132可输出值为逻辑“0”的信号s1。在这种情况下，可通过周期p25将同步信号vsync2从低频(例如，48Hz)调节为高频(例如，60Hz)。

显示驱动器电路100可在周期p25期间缓慢地改变同步信号vsync2的频率。例如，显示驱动器电路100可在周期p25期间按照给定间隔逐步缩短同步信号vsync2的边沿间隔。对于另一示例，显示驱动器电路100可在周期p25期间线性地缩短同步信号vsync2的边沿间隔。对于另一示例，显示驱动器电路100可在周期p25期间非线性地缩短同步信号vsync2的边沿间隔。

在主处理器1700在输出新图像数据之前的第一时间间隔期间输出指令的情况下，周期p25可不大于第一时间间隔。即，显示驱动器电路100可在接收新图像数据之前将同步信号vsync2的频率增加至原始频率。可替换地，当接收到新图像数据时，显示驱动器电路100可在时间点“t8”将同步信号vsync2的频率增加至原始频率。另外，根据本发明构思的实施例，由于同步信号vsync2的频率缓慢地改变，所以用户不会感知到帧率的改变。

图13是用于描述参照图12描述的显示驱动器电路100的操作的流程图。

图13所示的操作S510至操作S570、操作S585和操作S590与图7所示的操作S210至操作S270、操作S285和操作S290相似。因此，聚焦于操作S510至操作S590与操作S210和操作S290之间的差异，因此，将省略附加描述以避免冗余。

在所计数的次数不小于参考计数的情况下，在操作S550中，频率控制器133可扩展同步信号vsync2的边沿间隔。然而，与图7的操作S250不同，频率控制器133可缓慢地扩展同步信号vsync2的边沿间隔。另外，频率控制器133可缓慢地增加信号se0的脉冲宽度。例如，频率控制器133可在周期p23期间按照给定间隔逐步增加信号se0的脉冲宽度。对于另一示例，频率控制器133可在周期p23期间线性地增加信号se0的脉冲宽度。对于另一示例，频率控制器133可在周期p23期间非线性地增加信号se0的脉冲宽度。

在操作S580中，帧计数器131可确定是否接收到指令或命令(cmd)。

在接收到指令的情况下，在操作S585中，频率控制器133可缩短同步信号vsync2的边沿间隔。然而，与图7的操作S285不同，频率控制器133可缓慢地缩短同步信号vsync2的边沿间隔。另外，频率控制器133可缓慢地减小信号se0的脉冲宽度。例如，频率控制器133可在周期p25期间按照给定间隔逐步减小信号se0的脉冲宽度。对于另一示例，频率控制器133可在周期p25期间线性地减小信号se0的脉冲宽度。对于另一示例，频率控制器133可在周期p25期间非线性地减小信号se0的脉冲宽度。

在接收到指令的情况下，显示驱动器电路100可重复地执行操作S570和操作S580直至接收到指令。

图14是用于描述参照图12描述的显示驱动器电路100的操作的流程图。

在以下描述中，操作S710至操作S720可指示在图12的周期p24中执行的操作。另外，操作S730可指示在图12的周期p25中执行的操作。操作S740至操作S760可指示在图12的周期p22中执行的操作。

在操作S710中，显示驱动器电路100可在低功率模式下操作。同步信号vsync2在低电力模式下的频率可低于同步信号vsync2在正常模式下的频率。

在操作S715中，显示驱动器电路100可将信号te1发送到主处理器1700。

在操作S720中，主处理器1700可响应于信号te1而发送指令或命令(cmd)。

在操作S730中，显示驱动器电路100可接收指令。显示驱动器电路100可响应于指令而调节信号vsync2和se0。可在周期p25期间缓慢地调节信号vsync2和se0。

在操作S740中，显示驱动器电路100可在正常模式下操作。

在操作S750中，显示驱动器电路100可将信号te1发送到主处理器1700。

在操作S760中，主处理器1700可响应于信号te1将新图像数据发送到显示驱动器电路100。显示驱动器电路100可在正常模式下操作的同时接收新图像数据。

根据本发明构思的实施例，在接收静止图像数据的同时，显示驱动器电路可使帧率低，因此降低功耗。

显示驱动器电路可关闭源极驱动器和/或扫描驱动器，因此降低源极驱动器和/或扫描驱动器中消耗的模拟功率。

在本发明构思的领域中传统上，在功能块、单元和/或模块方面描述并在附图中示出示例实施例。本领域技术人员将理解，这些块、单元和/或模块通过诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光学)电路物理地实现，其可使用基于半导体的制造技术或其它制造技术来形成。在由微处理器或类似物实现的块、单元和/或模块的情况下，其可使用软件(例如，微码)来编程以执行本文所讨论的各种功能，并且可选地可由固件和/或软件驱动。可替换地，各个块、单元和/或模块可由专用硬件实现，或者作为执行一些功能的专用硬件与执行其它功能的处理器(例如，一个或多个编程的微处理器和关联的电路)的组合实现。另外，在不脱离本发明构思的范围的情况下，示例实施例的各个块、单元和/或模块可物理地分成两个或更多个交互和分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，示例实施例的块、单元和/或模块可物理地组合成更复杂的块、单元和/或模块。

上述方法的各种操作可由能够执行操作的任何合适的手段(诸如各种硬件和/或软件组件、电路和/或模块)执行。

软件可包括用于实现逻辑功能的可执行指令的有序列表，并且可在任何“处理器可读介质”中具体实现以供指令执行系统、设备或装置(诸如单核或多核处理器或包含处理器的系统)使用或与之结合使用。

结合本文所公开的示例实施例描述的方法或算法和功能的方框或步骤可直接在硬件中，由处理器执行的软件模块中，或者两者的组合中具体实现。如果在软件中实现，则功能可被存储在有形非暂时性计算机可读介质上或作为有形非暂时性计算机可读介质上的一个或多个指令或代码来传输。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移除盘、CDROM或者本领域已知的任何其它形式的存储介质中。

尽管参照本发明构思的实施例描述了本发明构思，但是对于本领域普通技术人员而言将显而易见的是，在不脱离所附权利要求中阐述的本发明构思的精神和范围的情况下，可对其进行各种改变和修改。

Claims (20)

1.一种显示驱动器电路，包括：

源极驱动器，其被配置为将显示数据输出到数据线；

控制器，其被配置为基于同步信号来控制所述源极驱动器；以及

频率调节电路，其被配置为：

当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从所述外部装置接收到第二图像数据时，将所述同步信号的第一时间间隔从第一长度扩展至第二长度，使得所述显示数据不输出到所述数据线的时间间隔被扩展；并且

当在所述第一时间间隔扩展至所述第二长度之后从所述外部装置接收到指令时，将所述第一时间间隔从所述第二长度缩短至第三长度。

2.根据权利要求1所述的显示驱动器电路，其中，所述频率调节电路还被配置为：

在所述第一时间间隔之后的第二时间间隔输出所述同步信号；并且

维持所述第二时间间隔，使得所述显示数据被输出到所述数据线的时间间隔被维持。

3.根据权利要求1所述的显示驱动器电路，其中，所述频率调节电路还被配置为：在基于所述指令接收所述第二图像数据之前，将所述同步信号的所述第一时间间隔从所述第二长度缩短至所述第三长度。

4.根据权利要求1所述的显示驱动器电路，其中，所述第三长度与所述第一长度相同。

5.根据权利要求1所述的显示驱动器电路，其中，所述频率调节电路还被配置为接收所述指令，并且其中，所述指令基于触摸面板的触摸事件来生成。

6.根据权利要求1所述的显示驱动器电路，其中，所述频率调节电路还被配置为：在从所述外部装置接收到所述第二图像数据之前，基于所述指令来将所述第一时间间隔从所述第二长度缩短至所述第三长度。

7.根据权利要求6所述的显示驱动器电路，其中，所述频率调节电路还被配置为：

将所述第一时间间隔从所述第一长度到所述第二长度扩展第一固定长度；并且

将所述第一时间间隔从所述第二长度到所述第三长度缩短第二固定长度。

8.一种显示驱动器电路，包括：

源极驱动器，其被配置为将显示数据输出到连接到像素的数据线；

控制器，其被配置为基于同步信号来控制所述源极驱动器；

功率控制器，其被配置为基于所述同步信号在第一时间间隔期间关闭所述源极驱动器；以及

频率调节电路，其被配置为：

当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从所述外部装置接收到第二图像数据时，将所述同步信号的周期从第一值增大至第二值，使得所述第一时间间隔被扩展；并且

当从所述外部装置接收到所述第二图像数据时，将所述同步信号的周期从所述第二值减小至第三值。

9.根据权利要求8所述的显示驱动器电路，其中，当所述源极驱动器关闭时，供应给所述源极驱动器的电力被切断。

10.根据权利要求8所述的显示驱动器电路，其中，所述功率控制器还被配置为基于所述同步信号在第二时间间隔期间打开所述源极驱动器。

11.根据权利要求10所述的显示驱动器电路，其中，所述源极驱动器还被配置为在所述第一时间间隔中不输出所述显示数据并且在所述第二时间间隔中输出所述显示数据。

12.根据权利要求8所述的显示驱动器电路，还包括被配置为驱动连接到所述像素的扫描线的扫描驱动器，

其中，所述功率控制器还被配置为基于所述同步信号在所述第一时间间隔期间关闭所述扫描驱动器。

13.根据权利要求8所述的显示驱动器电路，其中，所述频率调节电路还被配置为生成发射信号，使得维持来自各个像素的光的发射周期，而不管所述同步信号的周期如何。

14.根据权利要求13所述的显示驱动器电路，其中，所述发射周期与基于所述显示数据显示在显示面板中的图像的质量关联。

15.一种显示驱动器电路，包括：

源极驱动器，其被配置为将显示数据输出到数据线；

控制器，其被配置为基于同步信号来控制所述源极驱动器；以及

频率调节电路，其被配置为：

当在从外部装置接收到第一图像数据之后的参考时间间隔期间没有从所述外部装置接收到第二图像数据时，将所述同步信号的频率从第一值降低至第二值；

当从所述外部装置接收到所述第二图像数据时，将所述同步信号的频率从所述第二值增加至第三值；以及

调节所述同步信号的频率，使得维持输出所述显示数据的时间间隔。

16.根据权利要求15所述的显示驱动器电路，其中，所述频率调节电路还被配置为降低所述同步信号的频率，使得不输出所述显示数据的时间间隔被扩展。

17.根据权利要求15所述的显示驱动器电路，其中，所述频率调节电路包括：

计数器，其被配置为对从所述外部装置接收到所述第一图像数据之后没有从所述外部装置接收到所述第二图像数据的时间间隔进行计数；

比较器，其被配置为将该时间间隔与所述参考时间间隔进行比较；以及

频率控制器，其被配置为基于所述比较器中的比较结果来调节所述同步信号的频率。

18.根据权利要求15所述的显示驱动器电路，其中，所述第三值与所述第一值相同。

19.根据权利要求15所述的显示驱动器电路，其中，所述频率调节电路还被配置为以高于所述第二值的频率将触摸信号输出到触摸电路。

20.根据权利要求19所述的显示驱动器电路，其中，所述频率调节电路还被配置为当从所述触摸电路接收到指令时，将所述同步信号的频率从所述第二值增加至所述第三值，并且

其中，所述指令基于触摸面板的触摸事件来生成。

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