CN110908951A - 一种基于网络接口的分布式高速数据采集系统 - Google Patents
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Abstract
本发明公开了一种基于网络接口的分布式高速数据采集系统，通过多个ADC模块进行Interleaved分段数据高速采集，然后通过高速以太网络，在上位机进行数据处理，其中每一路ADC模块都包含一个基于ZYNQ Ultrascale FPGA控制芯片，分段数据采集模块与开发者设计的模拟通道之间的通信接口，把采集模块得到的数据送入数据存储模块，再通过高速DMA总线方式将数据送入PS中进行处理，最后将数据通过以太网络上传到上位机服务器，服务器对数据进行处理重建高速采集系统波形。本发明的有益效果是兼容性好，可扩展性强，数据存储深度大，功耗低，体积小，安装使用便携。
Description
技术领域
本发明属于通信技术领域，涉及一种基于网络接口的分布式高速数据采集系统。
背景技术
随着科学技术的高速发展，在通信、医疗、航空航天、高能物理、大规模集成电路等研究领域，电信号呈现出高度复杂化的发展趋势，主要体现在：信号频率的上限、信号带宽的不断扩展、非平稳特性以及信息量的急剧增长、瞬态信号等例如在5G通信系统进行开发调试和高频信号的眼图分析，根据奈奎斯特采样定理，采样率指标至少要求20GSPS，带宽5GHz。在安防监控领域针的PCI Express，DDR4高速串行协议接口的数据链路进行信号完整性测试和一致性分析，需要采样率至少24GSPS的高端电子测量仪器进行测试。在高能物理研究领域，粒子碰撞，电缆局部放电等研究领域，对宽带、高频、瞬态等复杂电信号的测量给数据采集系统提出了新的挑战。数字存储示波器(Digital Storage Oscilloscope,DSO)作为能在时域上直观反映被测信号的测量仪器，在电子信号测量的相关领域里有着不可替代的地位。高实时采样率、高带宽、高采样精度和高存储深度是数据采集系统亘古不变的追求，它反映了数据采集系统捕获宽带、瞬态、大动态范围信号的能力。由于国内材料、集成电路工艺等因素限制了高采样率ADC技术指标的快速提升，同时也限制了国产数字示波器的最高实时采样率指标的提升。由此可见，高速ADC器件的发展水平限制了我国高速数据采集系统的发展与进步。为了解决这一核心问题：一是加大在集成电路技术上的研究投入，力争尽快提高国产ADC等器件的性能指标；二就是通过对超高速并行采集系统架构的研究与创新，从而提升采集系统的采样率。数据采集系统的核心指标是模拟带宽、采样率、存储深度、垂直分辨率等。数字存储示波器作为采集系统在时域测量领域的主要应用，其发展现状与趋势代表了数据采集与存储系统的研究方向。美国的是德科技(Keysight，原安捷伦)、泰克(Tektronix)、力科(Lecroy)是在高端示波器领域处于领先地位的三大厂商。这些公司生产的示波器不仅品种覆盖范围广而且各类核心指标极高，占据了全球大部分的市场。泰克公司的宽带高性能示波器DPO70000SX系列最高可以捕获达到70GHz具有低噪声的信号，利用异步时序交织(Asynchronous Timing Interweaving)技术使采样率最高可达200GSPS，拥有1Gpts的存储深度。是德科技公司推出的Infiniium Z系列示波器，凭借Real Edge专利技术将其带宽扩展到63GHz，采样率高达160GSPS，拥有业内最高的2Gpts存储深度。力科公司生产的Lab Master 10Zi系列示波器采样率240GSPS，模拟带宽可达100GHz，是目前全球最高带宽的数字示波器，它打破了通道障碍提供了更多的带宽密度。国内示波器行业发展较晚，但近年来在市场竞争下也在各项技术创新上有巨大的进步。目前国内示波器研发位于前列的代表性有江苏绿杨(Lvyang)，普源精电(Rigol)等民营企业，以及电子科技大学、中电集团第四十一研究所等机构。江苏绿杨公司的LDP60000系列示波器最高采样率可达5GSPS，单通道存储深度128Mpts。目前由电子科技大学研制的示波器，该采集系统仅有一个20GSPS的采样通道，带宽为2.5GHz，垂直分辨率8bit，利用DSP作为系统控制与显示的核心，数据处理能力较为不足。由于国内企业技术不够成熟且能进口采购得的ADC芯片最高采样率为5GSPS，国内很难有同时兼具高采样率、高垂直分辨率、高存储深度的等指标的高端示波器产品。所以本发明对于高速高清晰采集与存储系统的研究，能够为填补国内这块空白做出贡献。
发明内容
本发明的目的在于提供一种基于网络接口的分布式高速数据采集系统，本发明的有益效果是兼容性好，可扩展性强，数据存储深度大，功耗低，体积小，安装使用便携。
本发明所采用的技术方案是通过多个ADC模块进行Interleaved分段数据高速采集，然后通过高速以太网络，在上位机进行数据处理，其中每一路ADC模块都包含一个基于ZYNQ Ultrascale FPGA控制芯片，分段数据采集模块与开发者设计的模拟通道之间的通信接口，把采集模块得到的数据送入数据存储模块，再通过高速DMA总线方式将数据送入PS中进行处理，最后将数据通过以太网络上传到上位机服务器，服务器对数据进行处理重建高速采集系统波形。
进一步，控制平台的分段采集工作流程为模拟输入信号经过触发电路后，通过同步时钟交错采样获得高速数字信号数据，将这些数据满足触发条件则将时钟数据为起始标志连续将测量存入DDR数据存储模块，数据通过DMA经过网络上传重建信号波形，ZYNQ内部采用AXI总线连接PS和PL。
进一步，基于时间交替并行采样的高速数据采集系统中每个ADC模块由一片ADC9213实现高速的采样，各路采样时钟之间的相位相差2*π/N，LVDS的电平标准，采集系统N路ADC需要N路相位可调的低抖动采样时钟，整个采集系统由N路分布interleaved并行的ADC组成，每片ADC的采样率是系统总采样率fs的1/N，ADC1、…、ADCN依次对输入波形进行采样，相邻两个采样点之间的时间间隔Ts＝1/fs，采样时钟SCLK1、…、SCLKN依次错开一个固定的相位2*π/N，在后端网络上传后进行数据处理拼合重组，实现多片ADC模块构成的超高速采集系统，由于ADC芯片采用JESD204B高速串行接口，可以实现高速数据传输，信号经过模拟通道的调理后，经由ADC采样，等待同步触发脉冲到来后，将一定长度的波形数据数据刷入PL侧DDR，波形长度以数据帧为单位；当PL DDR达到满足规定阈值的帧数时，将DDR中的数据，通过DMA的方式搬运至PS DDR侧，PS软件则可通过以太网TCP协议，把数据传输至上位机系统，上位机通过网关系统采集N块板卡的数据，通过软FIFO的方式，对齐数据，并进行N路数据拼接，实现提升采样率的目的。
进一步，数据流过程为通过脉冲同步采集，N块ADC卡分别在PL DDR存储M帧数据，完成数据同步采集后，通过网络通信方式将N路数据汇集成{N，M}数据块，进行数据拼接，N片ADC脉冲数据拼合后的形成最终最终波形，由于N路FPGA中BUFR复位的不同步导致数据失配，通过基于ADC测试数据的BUFR同步自校正方法，实现参数D最佳延迟值的设定，保证单ADC数据的稳定同步。
附图说明
图1是基于网络接口的分布并行架构的高速脉冲数据分段采集系统架构；
图2是ADC模块架构；
图3是基于时间交替并行采样的高速数据采集系统简化模型。
具体实施方式
下面结合具体实施方式对本发明进行详细说明。
本发明通过多个ADC模块进行Interleaved分段数据高速采集，然后通过高速以太网络，在上位机进行数据处理，以及高速分段采集脉冲数据显示如图1。由于采用分布式Interleaved分段数据采集架构，其数据存储深度，数据传输瓶颈的得到有效改善。并且多模块化高速采样实现成本得到有效控制。其中每一路ADC模块都包含一个基于ZYNQUltrascale FPGA控制芯片，该芯片上集成了PL可编程逻辑(Programmable Logic，对应FPGA)和PS处理器系统(Precessing System，对应双核
CortexTM-A9)两部分功能，如图2ADC模块架构。分段数据采集模块与开发者设计的模拟通道之间的通信接口，把采集模块得到的数据送入数据存储模块，再通过高速DMA(Direct Memory Access，直接内存存取)总线方式将数据送入PS(Precessing System，对应ARM)中进行处理，最后将数据通过以太网络上传到上位机服务器，服务器对数据进行处理重建高速采集系统波形。
控制平台的分段采集工作流程为：模拟输入信号经过触发电路后，通过同步时钟交错采样获得高速数字信号数据，将这些数据满足触发条件则将时钟数据为起始标志连续将测量存入DDR(Double Data Rate)数据存储模块，数据通过DMA经过网络上传重建信号波形。ZYNQ内部采用AXI(Advanced extensible Interface)总线连接PS和PL。AXI协议是一种描述主从设备之间数据传输方式的片内总线协议，这种传输方式带宽高，延迟低。ZYNQ芯片内部，根据功能划分有三类AXI总线接口，它们是AXI_ACP(用来管理DMA之类的不带缓存的AXI外设)，AXI_HP(PL模块作为主设备连接，主要用于PL访问PS上的存储器)，AXI_GP(通用AXI接口包括两个主设备接口和两个从设备接口)。相较于传统的ARM+FPGA或DSP+FPGA的外部总线方式，数据的吞吐量由原先的不到百兆提升到最大千兆以上，可见在嵌入式系统中，SOC结构有着十分巨大的优势。
基于时间交替并行采样的高速数据采集系统，其简化模型如图3所示。每个ADC模块由一片ADC9213实现高速的采样，各路采样时钟之间的相位相差2*π/N，LVDS的电平标准，采集系统N路ADC需要N路相位可调的低抖动采样时钟。整个采集系统由N路分布interleaved并行的ADC组成，每片ADC的采样率是系统总采样率fs的1/N，ADC1、…、ADCN依次对输入波形进行采样，相邻两个采样点之间的时间间隔Ts＝1/fs，采样时钟SCLK1、…、SCLKN依次错开一个固定的相位2*π/N，在后端网络上传后进行数据处理拼合重组，实现多片ADC模块构成的超高速采集系统，系统采样率等效于单ADC采样率的N倍，且分辨率保持了单ADC芯片的数值。同时，针对TIADC系统中的相位、偏置、增益等失配误差，国内外已有较多学者对其进行了深入研究，校正算法相对成熟，因此，本项目采用了基于高速网络接口的分布式时间交替并行高速脉冲分段数据采集系统的架构。由于ADC芯片采用JESD204B高速串行接口，可以实现高速数据传输。信号经过模拟通道的调理后，经由ADC采样，等待同步触发脉冲到来后，将一定长度的波形数据数据刷入PL侧DDR，波形长度以数据帧为单位；当PL DDR达到满足规定阈值的帧数时，将DDR中的数据，通过DMA的方式搬运至PS DDR侧，PS软件则可通过以太网TCP协议，把数据传输至上位机系统。上位机通过网关系统采集N块板卡的数据，通过软FIFO的方式，对齐数据，并进行N路数据拼接，实现提升采样率的目的。
数据流过程为：通过脉冲同步采集，N块ADC卡分别在PL DDR存储M帧数据(每帧为连续ADC采样数据)，完成数据同步采集后，通过网络通信方式将N路数据汇集成{N，M}数据块，进行数据拼接。在此过程中，在充分利用PL DDR容量的前提下，可以通过减小M来达到增加连续数据的深度。
同步采集时序中：
Syn_pulse-同步脉冲
Data_frame-数据帧
Channel_data-通道数据
N片ADC脉冲数据拼合后的形成最终最终波形，由于N路FPGA中BUFR复位的不同步导致数据失配，通过基于ADC测试数据的BUFR同步自校正方法，实现参数D最佳延迟值的设定，保证单ADC数据的稳定同步。
基于正弦的误差校准算法：
设标准频率为f信号源为
设y＝A*cos(ω*t)+B*sin(ω*t)+E
式中
是标准信号增益，角频率ω＝2*pi*f
调整延时芯片延时时间τ＝(θ-2*(n-1)*π/N)/ω
精密校准：从频率f0扫描到fi
设标准信号周期内正好有t1，t2，…，tn时刻的n个实际采样点，采样得到的离散信号为y＝[y[1]，y[2]，…，y[n]]T，则第i通道ADC的输出为yi＝[yi[1]，yi[2]，…，yi[n]]T
令β＝1，
可以得到一个归一化的标准信号源以及相位信息。
在粗校准的基础上，以其中一个通道(如1通道)为参考，设为
y1[j]＝cos(ω*t+T*j+θ)，
对其作二值化变换
其通过精密延迟k*π/N的数据，
y1[j]＝cos(ω*t+T*j+k*π/N+θ)
对其作二值化变换
设实际第k通道的采集数据为
yref(k)[j]＝cos(ω*t+T*j+k*π/N+Δτk)
对其作二值化变换
计算自相关系数
其精密延时控制目标函数
采用LMS自适应算法对
其中μ是调节步进，i是频率扫描迭代次数。
将任意波形发生器的输出通过BNC连接线连接到测试样机通道一的输入端，其输出峰峰值600PPm V、频率100MHz的正弦波，输出阻抗50欧，在垂直档100m V/div时，在垂直方向上占据6格波形显示区，便于观察测量。
以上所述仅是对本发明的较佳实施方式而已，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任何简单修改，等同变化与修饰，均属于本发明技术方案的范围内。
Claims (4)
1.一种基于网络接口的分布式高速数据采集系统，其特征在于：通过多个ADC模块进行Interleaved分段数据高速采集，然后通过高速以太网络，在上位机进行数据处理，其中每一路ADC模块都包含一个基于ZYNQ Ultrascale FPGA控制芯片，分段数据采集模块与开发者设计的模拟通道之间的通信接口，把采集模块得到的数据送入数据存储模块，再通过高速DMA总线方式将数据送入PS中进行处理，最后将数据通过以太网络上传到上位机服务器，服务器对数据进行处理重建高速采集系统波形。
2.按照权利要求1所述一种基于网络接口的分布式高速数据采集系统，其特征在于：控制平台的分段采集工作流程为模拟输入信号经过触发电路后，通过同步时钟交错采样获得高速数字信号数据，将这些数据满足触发条件则将时钟数据为起始标志连续将测量存入DDR数据存储模块，数据通过DMA经过网络上传重建信号波形，ZYNQ内部采用AXI总线连接PS和PL。
3.按照权利要求1所述一种基于网络接口的分布式高速数据采集系统，其特征在于：基于时间交替并行采样的高速数据采集系统中每个ADC模块由一片ADC9213实现高速的采样，各路采样时钟之间的相位相差2*π/N，LVDS的电平标准，采集系统N路ADC需要N路相位可调的低抖动采样时钟，整个采集系统由N路分布interleaved并行的ADC组成，每片ADC的采样率是系统总采样率fs的1/N，ADC1、…、ADCN依次对输入波形进行采样，相邻两个采样点之间的时间间隔Ts＝1/fs，采样时钟SCLK1、…、SCLKN依次错开一个固定的相位2*π/N，在后端网络上传后进行数据处理拼合重组，实现多片ADC模块构成的超高速采集系统，由于ADC芯片采用JESD204B高速串行接口，可以实现高速数据传输，信号经过模拟通道的调理后，经由ADC采样，等待同步触发脉冲到来后，将一定长度的波形数据数据刷入PL侧DDR，波形长度以数据帧为单位；当PL DDR达到满足规定阈值的帧数时，将DDR中的数据，通过DMA的方式搬运至PSDDR侧,PS软件则可通过以太网TCP协议，把数据传输至上位机系统，上位机通过网关系统采集N块板卡的数据，通过软FIFO的方式，对齐数据，并进行N路数据拼接，实现提升采样率的目的。
4.按照权利要求1所述一种基于网络接口的分布式高速数据采集系统，其特征在于：数据流过程为通过脉冲同步采集，N块ADC卡分别在PL DDR存储M帧数据，完成数据同步采集后，通过网络通信方式将N路数据汇集成{N,M}数据块，进行数据拼接，N片ADC脉冲数据拼合后的形成最终最终波形，由于N路FPGA中BUFR复位的不同步导致数据失配，通过基于ADC测试数据的BUFR同步自校正方法，实现参数D最佳延迟值的设定，保证单ADC数据的稳定同步。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
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Application publication date: 20200324 |