CN110445727B - 一种用于高速adc性能测试的数据缓存传输装置 - Google Patents

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Abstract

本发明公开了一种用于高速ADC性能测试的数据缓存传输装置，包括高速板卡接口、ADC数据处理单元、动态参数计算单元、结果显示单元、数据缓存控制器单元、DDR3存储器和数据传输单元；高速板卡接口将接收到的数字信号传送给ADC数据处理单元，ADC数据处理单元将数据转换为适合系统后端输入的数据流，将数据流分别传输至动态参数计算单元、数据缓存控制器单元；动态参数计算单元对数据流进行处理分析，得到四种动态指标值，并与设定标准进行比较，将比较结果发送至结果显示单元。本发明具有接口灵活，数据缓存容量大，数据传输率高，实时计算分析ADC动态指标的优点。

Description

一种用于高速ADC性能测试的数据缓存传输装置
技术领域
本发明属于ADC性能测试领域，具体涉及一种用于高速ADC性能测试的数据缓存传输装置。
背景技术
随着全球5G通信应用的牵引，模拟数字转换技术得到了快速发展，采用新工艺、新结构的高速模数转换器已被广泛应用于各个领域。目前高速ADC的转换速度正由每秒数百兆样点迅速升级至每秒数千兆样点，数据接口亦随之变得多样化。高速ADC在现代信息技术产业中的作用至关重要，已成为雷达、医疗、导弹及数字通信系统等现代化数字信息处理系统性能的关键因素。如何高效高质量地测试ADC的相关性能参数以确保芯片的可靠性应用变得日益重要。
传统测试系统需将所有采集数据缓存传输至上位机才能进行ADC的性能分析处理，如此造成了缓存传输的数据量过于庞大，耗费时间长，对缓存传输的设计提出巨大难题。同时，传统测试系统应对高速ADC的性能测试任务，亦存在着接口单一，数字传输速度慢，存储深度不足等问题。当前存在的问题严重阻碍了高速ADC的性能测试。
发明内容
本发明的目的在于提供一种用于高速ADC性能测试的数据缓存传输装置。
实现本发明目的的技术解决方案为：一种用于高速ADC性能测试的数据缓存传输装置，包括高速板卡接口、ADC数据处理单元、动态参数计算单元、结果显示单元、数据缓存控制器单元、DDR3存储器和数据传输单元；
高速板卡接口将接收到的数字信号传送给ADC数据处理单元，ADC数据处理单元将数据转换为适合系统后端输入的数据流后，将数据流分别传输至动态参数计算单元、数据缓存控制器单元；
动态参数计算单元通过对数据流的分析计算得到ADC的四种动态指标值：信噪比、信纳比、无杂散动态范围、总谐波失真，得到的指标值与设定标准进行比较，将比较结果发送至结果显示单元；
数据缓存控制器单元通过控制DDR3存储器的读写操作对数据流进行缓存，根据动态参数计算单元的处理结果，判断是否将缓存数据发送至数据传输单元；当数据传输单元接收到数据后，将数据流发送至上位机。
本发明与现有技术相比，其显著优点为：(1)本发明支持CMOS、LVDS、JESD204B、三种ADC数字接口，接口灵活；(2)采用大容量DDR3SDRAM，数据存储容量达1GB，速度高；采用千兆以太网接口传输数据，传输速度可达900Mbps以上；(3)ADC动态参数实时分析计算，减轻了数据缓存传输任务量。
附图说明
图1为本发明实施例的系统架构图。
图2为本发明实施例中动态参数计算单元的工作流程图。
图3为本发明实施例中数据缓存控制器单元的工作流程图。
具体实施方式
一种用于高速ADC性能测试的数据缓存传输装置，包括高速板卡接口、ADC数据处理单元、动态参数计算单元、结果显示单元、数据缓存控制器单元、DDR3存储器、数据传输单元；高速板卡接口将接收到的数字信号传送给ADC数据处理单元，ADC数据处理单元将数据转换为适合系统后端输入的数据流后，将数据流分别传输至动态参数计算单元、数据缓存控制器单元；动态参数计算单元通过对数据流的分析计算得到ADC的四种动态指标值：信噪比SNR、信纳比SINAD、无杂散动态范围SFDR、总谐波失真THD。得到的指标值与设定标准进行比较，将比较结果发送至结果显示单元；数据缓存控制器单元通过控制DDR3存储器的读写操作对数据流进行缓存，根据动态参数计算单元的处理结果，判断是否将缓存数据发送至数据传输单元；当数据传输单元接收到数据后，将数据流发送至上位机。
所述高速板卡接口采用FMC接口。
所述ADC数据处理单元、动态参数计算单元、数据缓存控制器单元是在FPGA中实现的。
所述ADC数据处理单元针对不同的ADC数字接口标准
(CMOS/LVDS/JESD204B)有不同处理方法，需根据所测ADC的接口标准，预先烧写相对应的程序。对于CMOS数字接口，CMOS数据与数据输出时钟同步，数据流在FPGA内部经输入缓存器(IBUF)后，在时钟上升沿采样，之后进行传输；对于LVDS数字接口，FPGA内部通过差分信号输入缓冲器(IBUFDS)进行LVDS数据的输入缓冲，在时钟上升沿采样得到通道A数据，在时钟下降沿采样得到通道B数据；对于JESD204B数字接口，通过JESD204B协议将数据转换为适合系统后端输入的数据流，通过调用Xilinx公司提供的JESD204B IP核和JESD204B-PHY IP核，分别实现JESD204B协议的数据链路层和物理层功能。
所述动态参数计算单元对数据流的处理包括如下步骤：对数据流加窗处理；将步骤1处理后的数据进行快速傅里叶变换，得到快速傅里叶变换频谱；通过对频谱的分析处理，计算SNR、SINAD、SFDR、THD四种参数值；参数值与设定标准对比，将比较结果发送至其他外接单元。
所述数据缓存控制器单元包括DDR3输入数据缓存模块、DDR3控制模块和DDR3输出数据缓存模块；DDR3输入数据缓存模块与DDR3输出数据缓存模块负责处理跨时钟域数据传输任务，DDR3控制模块控制DDR3存储器部分的读写操作，同时接收动态参数计算单元的数据发送指令。
下面结合实施例对本发明进行详细说明。
实施例
如图1所示，一种用于高速ADC性能测试的数据缓存传输装置由高速板卡接口、ADC数据处理单元、动态参数计算单元、结果显示单元、数据缓存控制器单元、DDR3存储器和数据传输单元组成。
本发明中采用的高速板卡接口是FMC接口，FMC接口能够满足更大的传输带宽以及更多的I/O接口需求，减少了设计精力和资源，提高了设计效率，高效实现ADC数字数据到本发明的传递。
ADC数据处理单元、动态参数计算单元、数据缓存控制器单元三部分是在FPGA中实现的，可编程逻辑器件选用XILINX公司的ARTIX-7系列100T的芯片。
当前主流ADC数字接口多为CMOS与LVDS，JESD204B作为更高速率的接口，已越来越得到使用，因此本发明具备此三种ADC数字接口标准，只需预先烧写相应程序，即可由ADC数据处理单元完成数据采集并转换为适合系统后端输入的数据流。
经ADC数据处理后的数据流同时进入动态参数计算单元和数据缓存控制器单元。
传统ADC测试系统需将数据流传输至上位机，由上位机进行动态参数计算，随着信号输入频率的变化，需传输处理的数据量将变得庞大。动态参数计算单元有效地解决了这一难题，数据流直接实时处理分析，若有动态指标不符合设定标准情况，数据流自动缓存传输至上位机，以便进行问题查找分析。
动态参数计算单元工作流程如图2所示，数据流首先通过加窗处理来达到抑制频谱泄露的作用，之后进行快速傅里叶变换处理，得到快速傅里叶变换频谱。通过对频谱进行分析处理，得到信噪比SNR、信纳比SINAD、无杂散动态范围SFDR、总谐波失真THD四种动态参数值。经过计算得到的参数结果，需与设定标准进行比较，设定标准值可以是特定区间或者是某一特定值，此根据对高速ADC芯片的性能要求程度而预先设定。若四项均符合标准则点亮结果显示单元的LED绿灯；若其中一项或多项不达标，则点亮结果显示单元的LED红灯，并且向数据缓存控制器单元发出数据发送指令。
本发明中基于DDR3的数据缓存设计能够满足高带宽和大容量的性能要求，对数据流进行高速实时数据存储。DDR3存储器由两个Micron公司的4Gbit的DDR3芯片构成，两个DDR3芯片组合成32位的数据总线宽度与FPGA相连。DDR3存储器的读写由数据缓存控制器单元控制。
数据缓存控制器单元由DDR3输入数据缓存模块、DDR3控制模块、DDR3输出数据缓存模块组成。DDR3输入数据缓存模块接收ADC数据处理单元的数据流；DDR3控制模块外接DDR3存储器，同时接收动态参数计算单元发送的数据发送指令；DDR3输出数据缓存模块外接数据传输单元。数据缓存控制器单元工作流程如图3所示，数据流首先由ADC数据处理单元流出，写入DDR3输入数据缓存模块，每当数据达到一包，即2KB时，DDR3控制模块就对DDR3存储器进行一次写操作。与此同时，动态参数计算单元根据数据流进行ADC动态参数计算。若DDR3控制模块接收到动态参数计算单元的数据发送指令，则对DDR3存储器进行读操作，将数据写入DDR3输出数据缓存模块。每当DDR3输出数据缓存模块满一包数据(2KB)，将数据发送到数据传输单元；反之，则不进行读操作。
数据传输单元采用千兆以太网技术实现硬件底层与上位机的数据通信，通讯协议采用Ethernet UDP通信协议。以太网芯片RTL8211EG与网口RJ45构成数据传输单元的硬件设计。数据传输率高，传输速度可达900Mbps以上。

Claims (4)

1.一种用于高速ADC性能测试的数据缓存传输装置，其特征在于，包括高速板卡接口、ADC数据处理单元、动态参数计算单元、结果显示单元、数据缓存控制器单元、DDR3存储器和数据传输单元；
高速板卡接口将接收到的数字信号传送给ADC数据处理单元，ADC数据处理单元将数据转换为适合系统后端输入的数据流后，将数据流分别传输至动态参数计算单元、数据缓存控制器单元；
所述动态参数计算单元对数据流的处理过程为：对数据流加窗处理；对加窗处理后的数据进行快速傅里叶变换，得到快速傅里叶变换频谱；通过对频谱的分析处理，计算信噪比SNR、信纳比SINAD、无杂散动态范围SFDR、总谐波失真THD四种动态指标值；动态指标值与设定标准对比，将比较结果发送至结果显示单元和外接单元；
数据缓存控制器单元通过控制DDR3存储器的读写操作对数据流进行缓存，根据动态参数计算单元的处理结果，判断是否将缓存数据发送至数据传输单元；当数据传输单元接收到数据后，将数据流发送至上位机；
所述ADC数据处理单元针对不同的ADC数字接口标准有不同处理方法，根据所测ADC的数字接口标准，预先烧写相对应的程序；对于CMOS数字接口，CMOS数据与数据输出时钟同步，数据流在FPGA内部经输入缓存器后，在时钟上升沿采样，之后进行传输；对于LVDS数字接口，FPGA内部通过差分信号输入缓冲器进行LVDS数据的输入缓冲，在时钟上升沿采样得到通道A数据，在时钟下降沿采样得到通道B数据；对于JESD204B数字接口，通过JESD204B协议将数据转换为适合系统后端输入的数据流，通过调用Xilinx公司提供的JESD204B IP核和JESD204B-PHY IP核，分别实现JESD204B协议的数据链路层和物理层功能。
2.根据权利要求1所述的用于高速ADC性能测试的数据缓存传输装置，其特征在于，所述高速板卡接口采用FMC接口。
3.根据权利要求1所述的用于高速ADC性能测试的数据缓存传输装置，其特征在于，所述ADC数据处理单元、动态参数计算单元和数据缓存控制器单元集成在FPGA上。
4.根据权利要求1所述的用于高速ADC性能测试的数据缓存传输装置，其特征在于，所述数据缓存控制器单元包括DDR3输入数据缓存模块、DDR3控制模块、DDR3输出数据缓存模块；DDR3输入数据缓存模块与DDR3输出数据缓存模块负责处理跨时钟域数据传输，DDR3控制模块控制DDR3存储器部分的读写操作，同时接收动态参数计算单元的数据发送指令。
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