CN113794481B - 用于采集超宽带无线信号的系统及其方法 - Google Patents
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Abstract
本发明涉及一种用于采集超宽带无线信号的系统，包括抗混叠滤波器，用于进行抗混叠处理；ADC通信单元用于将数据传输至FPGA；JESD204B双核同步单元，用于通过两个FIFO单元进行跨时钟域数据传输；数据缓存单元，实现定时定量的连续数据缓存；DSP数据处理单元，用于对缓存数据进行连续读取，并进行数字下变频及滤波处理；处理数据缓存单元将处理得到的IQ数据缓存在DDR4存储器。本发明还涉及一种用于采集超宽带无线信号的方法。采用了本发明的用于采集超宽带无线信号的系统及其方法，充分利用硬件电路提供的存储单元，将空间资源变换为时间资源，保证超大带宽信号数据流的可靠存储和访问。通过缓存的方式，等比例改变数字下变频时钟，降低了高速信号处理的难度。
Description
技术领域
本发明涉及宽带无线通信领域，尤其涉及数字通信逻辑设计领域，具体是指一种用于采集超宽带无线信号的系统及其方法。
背景技术
当前，高速FPGA运行主时钟一般不超过400MHz，大部分FPGA逻辑设计，运行时钟集中在300MHz以下。使用传统的单倍速率处理方法，无法实现对带宽高达2GHz，采样率高达6GHz的量化数据进行处理。为处理高带宽信号，数字信号处理理论提供了多项处理方法，通过采用多项并行处理的方式，实现高带宽信号的DSP逻辑实现，该方法需占用较多的DSP硬核资源，在FPGA资源受限的情况下，需要折中考虑。采用信号分析仪对无线信号进行分析解调时，并非对信号进行实时连续处理，而是仅保证在一段时间内数据连续即可，比如当分析5G NR信号时，一般采用采样2帧，即20ms数据实现协议分析。考虑到上述事实，并希望采用较少的逻辑资源，所用技术采用成熟简单的单速率处理方法，本发明提出了一种数据暂存-连续读取变换的硬件架构和FPGA逻辑实现，利用DDR4缓存数据，后用低速时钟连续从DDR4读取数据进行变换处理的方法，可保证采用最少DSP逻辑资源，实现信号分析仪对超宽带信号的采样、解调及协议分析。
发明内容
本发明的目的是克服了上述现有技术的缺点，提供了一种满足准确性高、复杂度少、适用范围较为广泛的用于采集超宽带无线信号的系统及其方法。
为了实现上述目的，本发明的用于采集超宽带无线信号的系统及其方法如下：
该用于采集超宽带无线信号的系统，其主要特点是，所述的系统包括：
抗混叠滤波器，用于进行抗混叠处理，馈入ADC进行量化；
ADC通信单元，与所述的ADC中频模拟单元相连接，用于将数据传输至FPGA，实现量化数据的稳定高效传输；
JESD204B双核同步单元，与所述的ADC通信单元相连接，用于通过两个FIFO单元进行跨时钟域数据传输；
数据缓存单元，与所述的JESD204B双核同步单元相连接，用于由上位机控制，提供操作参数，实现定时定量的连续数据缓存；
DSP数据处理单元，与所述的数据缓存单元相连接，用于对DDR4存储器内的缓存数据进行连续读取，并进行数字下变频及滤波处理；
处理数据缓存单元，与所述的DSP数据处理单元相连接，用于将处理得到的IQ数据缓存在DDR4存储器。
较佳地，所述的系统还包括DDR4存储器，与所述的DSP数据处理单元和处理数据缓存单元相连接，用于读取或写入数据，进行数据回读操作，使数据流连续。
较佳地，所述的ADC通信单元使用16个高速JESD204B协议链路，所述的单条JESD204B协议链路的速率为6.144Gbps，承载信号吞吐率无98.304Gbps。
较佳地，所述的系统的时钟域分为ADC JESD204B(A)时钟域，ADC JESD204B(B)时钟域，DDR4(A)时钟域，DDR4(B)时钟域、数字信号处理时钟域和PCIe通信时钟域，所述的ADCJESD204B(A)时钟域和ADC JESD204B(B)时钟域与DDR4(A)时钟域的输入相连，所述的DDR4(A)时钟域、数字信号处理时钟域、DDR4(B)时钟域和PCIe通信时钟域依次相连，所述的每个时钟域的输出端均与跨时钟域FIFO单元相连。
较佳地，所述的ADC通信单元具有多个变换器，通过2个单独的JESD204B链路共同传输同一采样数据流。
较佳地，所述的JESD204B双核同步单元包括2个独立的时钟域，通过两个FIFO单元进行同步。
较佳地，所述的DSP数据处理单元包括DDR4读取功能模块和数据处理模块，所述的DDR4读取功能模块和数据处理模块依次相连，所述的数据处理模块进行数字下变频、滤波及任意采样率变换处理。
该利用上述系统用于采集超宽带无线信号的方法，其主要特点是，所述的方法包括以下步骤：
(1)信号分析仪前端电路对射频信号进行变频处理，通过带通滤波器进行抗混叠处理，馈入ADC进行量化；
(2)ADC通信单元将数据传输至JESD204B双核同步单元，进行高速采样传输；
(3)JESD204B双核同步单元通过两个FIFO单元进行跨时钟域数据传输；
(4)数据缓存单元根据上位机下发的指令进行缓存操作，提供操作参数，实现定时定量的连续数据缓存；
(5)DSP处理单元根据上位机的指令读取DDR数据，不间断地进行DSP处理，得到IQ数据；
(6)处理数据缓存单元存入IQ数据；
(7)PCIE数据传输单元将保持的连续IQ数据回传至上位机，上位机进行后续信号解调和协议分析的操作。
采用了本发明的用于采集超宽带无线信号的系统及其方法，充分利用硬件电路提供的存储单元，将空间资源变换为时间资源，保证超大带宽信号数据流的可靠存储和访问。通过缓存的方式，等比例改变数字下变频时钟，降低了高速信号处理的难度，操作方法兼顾常规方法，利于系统集成。系统架构较为合理，数据流清晰，DSP采用单倍速率处理，减少了DSP硬核资源的使用。
附图说明
图1为本发明的用于采集超宽带无线信号的系统的实现低速时钟处理高速信号概念框图。
图2为本发明的用于采集超宽带无线信号的系统的基本原理框图
图3为本发明的用于采集超宽带无线信号的方法的FPGA结构中不同时钟域的划分和同步方法示意图。
具体实施方式
为了能够更清楚地描述本发明的技术内容，下面结合具体实施例来进行进一步的描述。
本发明的该用于采集超宽带无线信号的系统，其中包括：
抗混叠滤波器，用于进行抗混叠处理，馈入ADC进行量化；
ADC通信单元，与所述的ADC中频模拟单元相连接，用于将数据传输至FPGA，实现量化数据的稳定高效传输；
JESD204B双核同步单元，与所述的ADC通信单元相连接，用于通过两个FIFO单元进行跨时钟域数据传输；
数据缓存单元，与所述的JESD204B双核同步单元相连接，用于由上位机控制，提供操作参数，实现定时定量的连续数据缓存；
DSP数据处理单元，与所述的数据缓存单元相连接，用于对DDR4存储器内的缓存数据进行连续读取，并进行数字下变频及滤波处理；
处理数据缓存单元，与所述的DSP数据处理单元相连接，用于将处理得到的IQ数据缓存在DDR4存储器。
作为本发明的优选实施方式，所述的系统还包括DDR4存储器，与所述的DSP数据处理单元和处理数据缓存单元相连接，用于读取或写入数据，进行数据回读操作，使数据流连续。
作为本发明的优选实施方式，所述的ADC通信单元使用16个高速JESD204B协议链路，所述的单条JESD204B协议链路的速率为6.144Gbps，承载信号吞吐率无98.304Gbps。
作为本发明的优选实施方式，所述的系统的时钟域分为ADC JESD204B(A)时钟域(即第一ADC JESD204B时钟域)，ADC JESD204B(B)时钟域(即第二ADC JESD204B时钟域)，DDR4(A)时钟域(即第一DDR4时钟域)，DDR4(B)时钟域(即第二DDR4时钟域)、数字信号处理时钟域和PCIe通信时钟域，所述的ADC JESD204B(A)时钟域和ADC JESD204B(B)时钟域与DDR4(A)时钟域的输入相连，所述的DDR4(A)时钟域、数字信号处理时钟域、DDR4(B)时钟域和PCIe通信时钟域依次相连，所述的每个时钟域的输出端均与跨时钟域FIFO单元相连。
作为本发明的优选实施方式，所述的ADC通信单元具有多个变换器，通过2个单独的JESD204B链路共同传输同一采样数据流。
作为本发明的优选实施方式，所述的JESD204B双核同步单元包括2个独立的时钟域，通过两个FIFO单元进行同步。
作为本发明的优选实施方式，所述的DSP数据处理单元包括DDR4读取功能模块和数据处理模块，所述的DDR4读取功能模块和数据处理模块依次相连，所述的数据处理模块进行数字下变频、滤波及任意采样率变换处理。
本发明的该利用上述系统用于采集超宽带无线信号的方法，其中包括以下步骤：
(1)信号分析仪前端电路对射频信号进行变频处理，通过带通滤波器进行抗混叠处理，馈入ADC进行量化；
(2)ADC通信单元将数据传输至JESD204B双核同步单元，进行高速采样传输；
(3)JESD204B双核同步单元通过两个FIFO单元进行跨时钟域数据传输；
(4)数据缓存单元根据上位机下发的指令进行缓存操作，提供操作参数，实现定时定量的连续数据缓存；
(5)DSP处理单元根据上位机的指令读取DDR数据，不间断地进行DSP处理，得到IQ数据；
(6)处理数据缓存单元存入IQ数据；
(7)PCIE数据传输单元将保持的连续IQ数据回传至上位机，上位机进行后续信号解调和协议分析的操作。
本发明的具体实施方式中，提供了一种利用DDR4作为信号缓存，后通过低速时钟连续读取DDR4缓存数据，实现单倍速率数字下变频和滤波的一种电路实现和逻辑实现的方案，解决了信号分析仪对超宽带信号一段连续时长数据信号分析的需求。
本发明的图1是利用缓存机制，实现低速时钟处理高速信号概念框图，含义在于超宽带高速信号无法使用单倍速率进行FPGA信号处理，改为先缓存，再读取，从而低速处理，处理时钟和滤波器的设计进行等比例变换，实信号经低速处理得到的IQ数据，频谱信息与高速机制完全一样。
图2是本发明的基本原理框图，图示标明了利用DDR4实现数据缓存、低速率连续流信号处理的基本结构与组成。该原理框图详细绘制了各个功能单元，标注了信号流和控制流，充分展示了设计理念和方法。
图3是FPGA结构中不同时钟域的划分和同步方法示意。该框图是对原理性功能框图中的时钟域划分进一步阐述，标明各个功能单元速率变化和衔接方式。
该方案功能结构如图2所示，主要由六部分组成，分别是以高速JESD204B为数据接口的高采样率数据采集电路，以DDR4为存储单元的数据缓存单元，低速时钟DDR4连续读取及后续流处理实时流控单元，数字下变频及滤波器等数字信号处理单元，上位机PCIE数据通信及控制单元。该方案按照时钟域划分，又可以分为ADC JESD204B(A)时钟域，ADCJESD204B(B)时钟域，DDR4(A)时钟域，DDR4(B)时钟域，数字信号处理时钟域以及PCIe通信时钟域六个时钟域。信号流程及跨时钟域交互如图3所示。
本发明的系统具有不同的功能单元：
ADC中频模拟单元：由带通抗混叠滤波器、高速ADC组成。该部分实现高达2GHz带宽通带信号的量化。
ADC-JESD204B通信单元：使用16个Lane的高速JESD204B协议链路，实现数据由ADC传输至FPGA，实现量化数据的稳定高效传输。JESD204B单条Lane速率达6.144Gbps，承载信号吞吐率高达98.304Gbps。
JESD204B双核同步单元：使用两个FIFO，采用同时非空，同时读的算法，实现双JESD204B发射核接收数据同步。
JESD204B-DDR4(A)数据缓存单元：由上位机控制，提供操作参数，带有触发功能，实现定时定量的连续数据缓存。
DDR4(A)-DSP数据连续读取处理单元：由上位机控制，自适应流控，实现DDR4内缓存数据的连续不错位读取，并发送至DSP单元进行数字下变频及滤波处理。
DSP-DDR4(B)后处理数据缓存单元：将DSP处理后得到的IQ数据缓存至DDR4(B)中。
DDR4(B)-PCIE数据上传单元：将存储在DDR4(B)中的IQ数据根据指令要求，上传至上位机进行解调或协议分析处理。
本发明的处理流程如下：
1、信号分析仪前端电路对射频信号进行变频处理，变频至固定频点4608MHz；该通带信号通过通带2GHz带通滤波器进行抗混叠处理，馈入ADC进行量化；ADC采样频率为6144MHz；
2、高速ADC为交错采样架构，实现了6144MHz的高速采样；ADC内部有多个变换器，最终对应的JESD204B传输单位为2个；使用了两个单独的JESD204B链路共同传输同一采样数据流。
3、FPGA内部采用Xilinx提供的JESD204B IP核与ADC进行通信。使用的JESD204B接收单元数量为二，两个接收单元可认为是两个独立的时钟域，需要通过两个FIFO进行同步。同步策略为两个FIFO同时为非空时同时读。同步FIFO跨接两个时钟域，保证了信号可靠的跨时钟域传递，同时，同步FIFO两侧的数据位宽匹配用户逻辑，实现数据位宽的转换。
4、同步完毕后的JESD204B数据根据上位机下发的指令进行缓存操作，指令包括触发响应、数据起始地址核数据长度等信息。比如5G NR TM模式下缓存20ms数据。
5、DSP处理单元运行时钟不大于300MHz，符合FPGA器件性能。DSP处理单元包括不间断DDR4读取功能模块(流控模块)和数字下变频、滤波及任意采样率变换模块。该单元根据上位机下发的指令，读取DDR数据，保证流连续不间断进行DSP处理，得到IQ数据。
6、DSP-DDR4(B)后处理数据缓存单元将IQ数据存入DDR4(B)，以满足后续上位机对IQ数据的请求以及后续流控。
7、PCIE数据传输单元依照上位机请求，将保持的连续IQ数据回传至上位机；
8、上位机获取了连续的IQ数据流，进行后续信号解调和协议分析的操作。
下面结合附图对本发明的技术方案做进一步的详细说明：
本发明提供了一种基于DDR4缓存技术实现超高带宽信号处理的方法，实现了通过对高速信号预先进行数据缓存，后续通过合理流控，实现了低速读取缓存数据并进行数字下变频、滤波及任意采样率变换等数字信号处理操作。
本例程中，参照图2所示，共有11个数据节点，节点定义和参数如下表所示。
表格1数据节点定义和说明
X86架构的上位机运行Windows或Linux操作系统，是采样参数下发和控制的发起单元。FPGA通过PCIe链路与上位机通信，是数据回传和指令下发的通信链路。FPGA作为外设，在系统开机枚举中形成PCIE设备，加载合适的驱动和API框架库后，上位机软件可以发出写指令和读指令至FPGA逻辑功能块中。上述描述重点强调系统的主从架构和数据的最终使用端。
参照图2所示，从左至右，前端为ADC量化单元，后端为FPGA器件，执行逻辑实体操作。数据流向由左至右，分别标注了11个节点。节点名称和参数含义参照表格1中的内容。首先，中频信号通过抗混叠滤波器馈入ADC进行量化，ADC采用JESD204B高速串行链路与FPGA通信，将量化数据传输至FPGA内部。ADC所采用的JESD204B链路由两个Link组成，需要在FPGA内部做时钟同步，组成同一时钟同步的位宽为512bit的数据。参照图3，经过同步后的数据在节点4经数据缓存控制单元传输至DDR4存储器，该单元受上位机控制，具有多个可配置参数和动作，并具有响应外部触发事件的能力。节点5是DDR4存储器写入接口，该节点数据经过跨时钟域FIFO进行时钟同步和数据位宽变换，匹配两端的逻辑时钟和数据位宽。数据读取流控单元，入口用节点6标注，出口在节点7标注，该单元同样受上位机控制，具有多个可配置参数和动作，主要目的是根据上位机发出的指令，进行DDR4数据读取，期间采用流控机制，保证出口数据连续，为下一步信号处理进行数据的时钟和数据位宽匹配。信号处理单元主要采用单倍速率方法实现数字下变频、滤波及任意采样率变换，采用单倍速率方法可以减少系数生成复杂度，减少DSP硬核资源使用量。数据处理单元受上位机控制，具有启动、运行、停止等动作，可以连续对一段数据进行DSP处理，处理后的I/Q数据经FIFO时钟同步后，进一步缓存至DDR(B)，等待上位机发出数据回传指令。数据通信控制单元具有两个作用，一是响应上位机指令然后控制其他功能单元，二是进行数据的回传和流控，保证DSP后的I/Q数据正确的上传至上位机。
本实施例的具体实现方案可以参见上述实施例中的相关说明，此处不再赘述。
可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。
需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行装置执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，相应的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
采用了本发明的用于采集超宽带无线信号的系统及其方法，充分利用硬件电路提供的存储单元，将空间资源变换为时间资源，保证超大带宽信号数据流的可靠存储和访问。通过缓存的方式，等比例改变数字下变频时钟，降低了高速信号处理的难度，操作方法兼顾常规方法，利于系统集成。系统架构较为合理，数据流清晰，DSP采用单倍速率处理，减少了DSP硬核资源的使用。
在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。
Claims (5)
1.一种用于采集超宽带无线信号的系统，其特征在于，所述的系统包括：
抗混叠滤波器，用于进行抗混叠处理，馈入ADC进行量化；
ADC通信单元，与所述的ADC中频模拟单元相连接，用于将数据传输至FPGA，实现量化数据的稳定高效传输；
JESD204B双核同步单元，与所述的ADC通信单元相连接，用于通过两个FIFO单元进行跨时钟域数据传输；
数据缓存单元，与所述的JESD204B双核同步单元相连接，用于由上位机控制，提供操作参数，实现定时定量的连续数据缓存；
DSP数据处理单元，与所述的数据缓存单元相连接，用于对第一DDR4存储器内的缓存数据进行连续读取，并进行数字下变频及滤波处理；
处理数据缓存单元，与所述的DSP数据处理单元相连接，用于将处理得到的IQ数据缓存在第二DDR4存储器；
所述的系统的时钟域分为第一ADC JESD204B时钟域，第二ADC JESD204B时钟域，第一DDR4时钟域，第二DDR4时钟域、数字信号处理时钟域和PCIe通信时钟域，所述的第一ADCJESD204B时钟域和第二ADC JESD204B时钟域与第一DDR4时钟域的输入相连，所述的第一DDR4时钟域、数字信号处理时钟域、第二DDR4时钟域和PCIe通信时钟域依次相连，所述的每个时钟域的输出端均与跨时钟域FIFO单元相连。
2.根据权利要求1所述的用于采集超宽带无线信号的系统，其特征在于，所述的ADC通信单元使用16个JESD204B协议链路，其中每条JESD204B协议链路的速率为6.144Gbps，所述的16个JESD204B协议链路的承载信号吞吐率为98.304Gbps。
3.根据权利要求1所述的用于采集超宽带无线信号的系统，其特征在于，所述的ADC通信单元具有多个变换器，通过2个单独的JESD204B链路共同传输同一采样数据流。
4.根据权利要求1所述的用于采集超宽带无线信号的系统，其特征在于，所述的DSP数据处理单元包括DDR4读取功能模块和数据处理模块，所述的DDR4读取功能模块和数据处理模块依次相连，所述的数据处理模块进行数字下变频、滤波及任意采样率变换处理。
5.一种利用权利要求1所述的系统用于采集超宽带无线信号的方法，其特征在于，所述的方法包括以下步骤：
（1）信号分析仪前端电路对射频信号进行变频处理，通过带通滤波器进行抗混叠处理，馈入ADC进行量化；
（2）ADC通信单元将数据传输至JESD204B双核同步单元，进行高速采样传输；
（3）JESD204B双核同步单元通过两个FIFO单元进行跨时钟域数据传输；
（4）数据缓存单元根据上位机下发的指令进行缓存操作，提供操作参数，实现定时定量的连续数据缓存；
（5）DSP处理单元根据上位机的指令读取DDR数据，不间断地进行DSP处理，得到IQ数据；
（6）处理数据缓存单元存入IQ数据；
（7）PCIE数据传输单元将保持的连续IQ数据回传至上位机，上位机进行后续信号解调和协议分析的操作。
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