CN111555764A - 一种射频直采宽带数字接收机系统、方法及射电观测系统 - Google Patents

Abstract

本公开提出了一种射频直采宽带数字接收机系统、方法及射电观测系统，接收机系统包括FPGA处理单元、时钟模块以及至少两个ADC转换模块，所述FPGA处理单元与每一个ADC转换模块连接，时钟模块分别与ADC转换模块和FPGA处理单元连接；FPGA处理单元被配置为用于设置ADC转换模块的每个输入通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围。采用射频直采的方式进行信号的采集，在FPGA处理单元和ADC转换模块之间设置同一时钟模块，可以实现ADC转换模块的扩展以及各个ADC转换模块输入通道的信号叠加，按照需要信号带宽范围扩展ADC转换模块的数量，直接提高数字接收机的可接收信号的带宽范围，扩展方式简单有效。

Description

一种射频直采宽带数字接收机系统、方法及射电观测系统

技术领域

本公开涉及射电天文观测设备相关技术领域，具体的说，是涉及一种射频直采宽带数字接收机系统、方法及射电观测系统，可用于太阳射电观测。

背景技术

本部分的陈述仅仅是提供了与本公开相关的背景技术信息，并不必然构成在先技术。

目前，针对高频的射电天文观测的接收机系统，包括：模拟超外差下变频结合低中频采样数字接收机、信道化方式采集数字接收机、压缩采样方式采集数字接收机、单比特采样数字接收机和交替采样数字接收机等。发明人发现，这些接收机虽然扩展了采集系统的带宽，但都存在一定的问题。模拟超外差下变频结合低中频采样数字接收机在中频段进行模/数(A/D)、数/模(D/A)转换。虽然该接收机可使A/D后端数字信号处理部分的数字信号处理能力和速率要求降低。但是，该接收机对射频前端部分复杂度极高，导致机载系统体积和成本居高不下，并且超外差架构的接收机导致功能波形软件与前端电路紧耦合，致使新功能扩展困难。信道化方式采集数字接收机通道的滤波与变频使系统庞大复杂，带内波动较大，信号失真严重。压缩采样方式采集数字接收机要求信号具有相应的稀疏性。单比特采样数字接收机在幅度、相位上有所损失且系统的双音动态低。利用多路ADC并行时间交替采样的数字接收机使采样率大幅提高，但是ADC器件的模拟带宽又成其限制因素，同时，因并行通道之间响应的差异性、通道间采样时钟的差异性，导致并行采样的非均匀误差不可避免。

总之，针对高频的射电天文观测对接收机系统采样和大带宽的要求，目前接收机存在系统庞大复杂，对信号要求有局限性，信号失真严重等问题。并且，由于太阳辐射的电磁波能量较弱，处理高频的太阳射电信号，传统的太阳射电观测接收机往往采用先将信号进行降频处理然后输入到数字接收机中，这种方式将会引入较多外部噪声，干扰系统对太阳射电信号的处理。

发明内容

本公开为了解决上述问题，提出了一种射频直采宽带数字接收机系统、方法及射电观测系统，采用射频直采的方式进行信号的采集，在FPGA处理单元和ADC转换模块之间设置同一时钟模块，可以实现ADC转换模块的扩展以及各个ADC转换模块输入通道的信号叠加，按照需要信号带宽范围扩展ADC转换模块的数量，直接提高数字接收机的可接收信号的带宽范围，扩展方式简单有效。

为了实现上述目的，本公开采用如下技术方案：

一个或多个实施例提供了一种射频直采宽带数字接收机系统，包括FPGA处理单元、时钟模块以及至少两个ADC转换模块，所述FPGA处理单元与每一个ADC转换模块连接，时钟模块分别与ADC转换模块和FPGA处理单元连接；FPGA处理单元被配置为用于设置ADC转换模块的每个输入通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围。

一个或多个实施例提供了一种射频直采宽带数字接收机系统的控制方法，包括如下步骤：

配置时钟模块和ADC转换模块，设置每个ADC转换模块的每个通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围；

接收每个ADC转换模块传输的数据；

对接收到的数据进行解帧处理，获得AD数据；

采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据。

一个或多个实施例提供了一种射电观测系统，包括依次连接的天线和射频前端模块以及数字接收机，所述数字接收机采用上述的一种射频直采宽带数字接收机系统，所述射频前端模块包括多个滤波器，滤波器与ADC转换模块的输入信号通道一对一建立连接，滤波器的输出信号带宽范围与连接的ADC转换模块的输入信号通道的信号宽带范围相对应。

与现有技术相比，本公开的有益效果为：

本公开通过在主控模块即FPGA处理单元和ADC转换模块之间设置同一时钟模块，该时钟模块为FPGA处理单元和多个ADC转换模块提供同步信号，可以实现ADC转换模块的扩展，按照需要信号带宽范围扩展ADC转换模块的数量，直接提高数字接收机的可接收信号的带宽范围，扩展方式简单有效，同时，将进行信号直采的ADC转换模块的输入通道设置为不同的信号带宽范围，接收机的信号带宽范围为多个通道带宽的叠加，直接扩大输入通道采集信号的带宽范围。

附图说明

构成本公开的一部分的说明书附图用来提供对本公开的进一步理解，本公开的示意性实施例及其说明用于解释本公开，并不构成对本公开的限定。

图1是本公开实施例1的接收机系统的框图；

图2是本公开实施例1的FFT模块的级联架构图。

具体实施方式：

下面结合附图与实施例对本公开作进一步说明。

应该指出，以下详细说明都是示例性的，旨在对本公开提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本公开所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本公开的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。需要说明的是，在不冲突的情况下，本公开中的各个实施例及实施例中的特征可以相互组合。下面将结合附图对实施例进行详细描述。

实施例1

在一个或多个实施方式中公开的技术方案中，如图1所示，一种射频直采宽带数字接收机系统，包括FPGA处理单元、时钟模块以及至少两个ADC转换模块，所述FPGA处理单元与每一个ADC转换模块连接，时钟模块分别与ADC转换模块和FPGA处理单元连接，用于提供器件时钟和同步时钟；FPGA处理单元被配置为用于设置ADC转换模块的每个输入通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围。

所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围，每个通道的信号带宽范围至少一部分不重叠，可以有部分重叠或者不重叠。

可选的，通道的信号带宽范围可设置为：所有通道的信号带宽范围叠加后连续但是每个通道与其他通道的信号带宽范围部分重叠。设置为部分重叠，可以保证接收信号的完整性，避免丢失片段信号。

可选的，通道的信号带宽范围也可以设置为：所有通道的信号带宽范围叠加后连续但是每个通道与其他通道的信号带宽范围不重叠。可以提高接收信号的带宽宽度，在设置相同数量的通道情况下，提高接收机对大带宽信号的接收能力。

本实施例中，以设置两个ADC转换模块为例进行说明，具体的设置的芯片型号可以为AD9208芯片。

天线接收的信号经滤波和放大后，将射电宽频信号直接送入到AD9208双通道ADC中进行射频直采，本系统有四个采样通道，每个通道的采样速率为3GHz，采样精度为14bit。由于ADC9208能够直接采集0-9GHz带宽内的信号，无杂散动态范围高达70dBFS，采用带通采样定理，可以通过FPGA处理单元被配置为设置每个通道输入信号带宽为1.5GHz，四个通道可以一次直采带宽为6GHz的信号。即为在ADC转换模块的输入通道处，第一个通道输入信号为0到1.5GHz，第二个通道输入信号为1.5GHz到3GHz，第三个通道输入信号为3GHz到4.5GHz，第四个通道输入信号为4.5GHz到6GHz。

每个通道输入信号带宽设置为1.5G Hz，避免后端FPGA处理单元进行FFT运算后信号重叠，从而无法获得正确的处理信号。

本实施例通过在主控模块即FPGA处理单元和ADC转换模块之间设置同一时钟模块，该时钟模块为FPGA处理单元和多个ADC转换模块提供同步信号，可以实现ADC转换模块的扩展，按照需要信号带宽范围扩展ADC转换模块的数量，直接提高数字接收机的可接收信号的带宽范围，扩展方式简单有效，同时，将进行信号直采的ADC转换模块的输入通道设置为不同的信号带宽范围，接收机的信号带宽范围为多个通道带宽的叠加，直接扩展了输出通道采集信号的带宽范围。

在一些实施例中，为提高装置传输效率，FPGA处理单元与每一个ADC转换模块通过JESD204B链路连接，采用JESD204B协议。

可选的，JESD204B链路包括IP核、与IP核分别连接的JESD204B发送接口和JESD204B接收接口，以及连接JESD204B发送接口和JESD204B接收接口的多通道线路，JESD204B发送接口设置在ADC转换模块中，JESD204B接收接口设置在FPGA处理单元中。

JESD204B协议是国际组织JEDEC提出的一种高速串行协议，用于数据转换器与FPGA/ASIC之间的数据传输。该协议的最高传输速率12.5Gbit/s，具有确定性延时功能，能够保持各通道数据的同步传输。本实施例采用JESD204B接口，简化系统设计，减少管脚数目，封装更小更简单，更大带宽。本实施例为每个ADC转接模块与FPGA通信设置单独的通信链路，每个JESD204B链路最多需要8个通道，且可以根据实际需求可以设置为1，2或4个通道。相比于其他传输方式如LVDS线，节省了大量的传输通道，减小了PCB板的面积，同时输出速率得到极大提高。

可选的，本实施例的时钟模块可以采用HMC7044时钟芯片，用于为AD9208高速数据转换器与FPGA之间数据传输的JESD204B高速串行传输协议提供满足具有严格时序要求的器件时钟和同步时钟，同时满足JESD204B协议对时钟的高质量要求，保证数据的稳定收发。HMC7044提供50fs抖动性能，可改善高速数据转换器的信噪比和动态范围。

进一步地，FPGA处理单元还被配置用于处理接收到的数字信号，可选的，FPGA处理单元可以包括：

解帧解映射处理模块：用于对接收到的帧数据进行解帧处理，获得AD数据；

FFT模块：被配置为采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据。

控制模块：用于实现将解帧解映射处理模块处理后的数据传输至FFT模块，并控制FFT模块处理后的数据存储。

可选的，FFT模块采用多FFT IP核的级联架构，本实施例设置了两个FFT IP核的级联架构，可选的，在FPGA芯片中采用双FFT IP核的级联架构进行超大点数FFT运算，第一级FFT单元进行1024点的FFT运算，第二级FFT单元进行32点数的FFT运算，就可以实现32k点数的FFT运算。

对于每个通道输出的数据可以采用一个FFT级联模块进行FFT计算，根据实际使用通道数最多可以同时例化四个模块进行处理。FFT级联算法是一种快速的fft算法，在系统中用来实现32K点的FFT运算，具体步骤为将32k点数的数据分为32行乘1024列的矩阵.

具体的，FFT模块可以包括数据缓存模块、第一级FFT运算模块、数据转换模块、第二级FFT运算模块和数据转置及转换模块；

数据缓存模块：用于缓存各个通道接收的数据，将32k点数的数据分为32行乘1024列的矩阵；

第一级FFT运算模块：被配置为用于对每一行的1024个数据做FFT变换，进行32次FFT计算结束。

数据转换模块：被配置为用于将输出数据乘以相应旋转因子，并进行转置，生成1024行乘32列的新矩阵数据，并数据缓存到FPGA芯片的片内存储器上。

第二级FFT运算模块：被配置为用于对新矩阵的每一行做32点的FFT变换，进行1024次计算结束。

数据转置及转换模块：被配置为用于对输出数据进行转置，调整输出顺序，获得完整的FFT结果，缓存到FPGA芯片的片内存储器。

为减小计算量，提高系统实时性处理数据的能力，本实施例采用混合基FFT算法对获得的AD数据进行处理，可以提高数字接收机的频率分辨度和灵敏度。本实施例采用采用混合基FFT算法，总体FFT模块只采用两个级联的FFT IP核实现了一次进行32k点数的FFT运算效果，极大的提高了本数字接收机的频率分辨度和灵敏度。

作为进一步地改进，还包括片外存储器，所述片外存储器与FPGA处理单元连接，用于存储FPGA处理单元处理后的数据。可选的，片外存储器可以采用DDR4存储器。

进一步地，FPGA处理单元内还可以设置数据传输接口，通过数据传输接口连接上位机，将数据上传用于空间天气观测、天文判定等方面。

可选的，可以采用PCI总线传输与上位机建立连接，在FPGA处理单元内设置PCIe接口。具体的，可以选用PCIe3.0接口，8个通道，传输速率高达到8Gbps，远高于传统接收机使用的千兆以太网接口，保证了将大量处理数据向上位机实时性传输的要求。DDR4主要实现数据缓存，通过PCIe接口发送数据到上位机。

具体的，本实施例的FPGA处理单元可以采用XILINX公司的KU115 FPGA芯片，KU115芯片内部集成了1326720个CLB Flip-Flops，663360个CLB LUTs，分布式RAM存储器为18360Kb，块RAM存储器为75.9Mb，数字信号处理逻辑单元为5520个，64个吉比特收发器，运算资源丰富，支持多种高速接口。

进一步的，本实施例的接收机可以紧挨天线放置，以降低走线成本和降低路径干扰。

本实施例整个系统以FPGA作为主控芯片，对AD9208芯片和HMC7044时钟芯片进行配置，使AD9208中JESD204B发送端与FPGA中JESD204B接收端的JESD204B链路正确建立，能够直接采集输入9G带宽的信号，然后对AD传过来的采样数据进行解帧解映射处理，得到AD数据，并对AD数据进行FFT处理，功率求和，缓存等处理，数据缓存到FPGA片外存储器DDR4中，通过PCIe接口送入上位机。

实施例2

本实施例提供一种射频直采宽带数字接收机系统的控制方法，该方法可以在FPGA处理单元内实现，包括如下步骤：

步骤1、配置时钟模块和ADC转换模块，设置每个ADC转换模块的每个通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围；

步骤2、接收每个ADC转换模块传输的数据；

步骤3、对接收到的数据进行解帧处理，获得AD数据；

步骤4、采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据。

本实施例将进行信号直采的ADC转换模块的输入通道设置为不同的信号带宽范围，接收机的信号带宽范围为多个通道带宽的叠加，直接扩展了输出通道采集信号的带宽范围。

步骤1中，设置每个ADC转换模块的每个通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围，具体为采用带通采样定理，设置ADC转换模块的每个通道的信号带宽范围至少一部分不重叠，可以有部分重叠或者不重叠。

可选的，可设置为：所有通道的信号带宽范围连续但是每个通道与其他通道的信号带宽范围部分重叠。设置为部分重叠，可以保证接收信号的完整性，避免丢失片段信号。

可选的，也可以设置为：所有通道的信号带宽范围连续但是每个通道与其他通道的信号带宽范围不重叠。可以提高接收信号的带宽宽度，在设置相同数量的通道情况下，提高接收机对对大带宽信号的接收能力。

本实施例中，采用带通采样定理，可以通过FPGA处理单元被配置为设置每个通道输入信号带宽为1.5GHz，四个通道可以一次直采带宽为6GHz的信号。

步骤1中，配置时钟模块和ADC转换模块，具体为：

步骤11、将JESD204B链路的IP核以及ADC转换模块置于复位状态；FPGA配置HMC7044时钟芯片的PLL1和PLL2寄存器，等待PLL1和PLL2锁定并且时钟输出状态位为1时，配置HMC7044时钟芯片进入等待状态；

步骤12、解除对JESD204B的IP核和ADC9208转换模块的复位，配置ADC9208芯片，配置每个ADC相关寄存器使其为双通道采样，每个通道的采样速率为3GHz；

通过步骤11-12就可以建立JESD204B链路。JESD204B接收接口通过高速收发器接收数据并送入解帧模块然后进行数据缓存。

步骤3中，对接收到的数据进行解帧处理，获得AD数据的方法具体为：

根据ADC芯片的配置参数不同，解帧方法也不同，具体步骤为：

1、根据ADC芯片的配置参数，将JESD204B的IP核每次输出的数据进行拆解和组合。

每个ADC芯片为一个JESD204B链路，每个链路传出的256位数据包含两个通道的采集数据，将数据组合为16个14位的采集数据，按照采集的先后顺序，将每个通道的8个数据合理排序。

2、将每个通道数据存入FIFO模块，每一个通道例化一个FIFO IP核，四个通道共例化四个IP核。

步骤4、采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据。将缓存的数据读出做FFT处理，采用混合基FFT算法，具体步骤可以如下：

1)缓存各个通道接收的数据，将32k点数的数据分为32行乘1024列的矩阵；

2)对每一行的1024个数据做FFT变换，进行32次FFT计算结束。

3)将输出数据乘以相应旋转因子，并进行转置，生成1024行乘32列的新矩阵数据，并数据缓存到FPGA芯片的片内存储器上。

4)对新矩阵的每一行做32点的FFT变换，进行1024次计算结束。

5)对输出数据进行转置，调整输出顺序，获得完整的FFT结果，缓存到FPGA芯片的片内存储器。

基于实施例1的接收机进行了两级计算，在FPGA芯片中采用双FFT IP核的级联架构进行超大点数FFT运算，第一级FFT单元进行1024点的FFT运算，第二级FFT单元进行32点数的FFT运算，总体FFT模块实现了一次进行32k点数的FFT运算效果，极大的提高了本数字接收机的频率分辨度和灵敏度，并极大的节省了FPGA内部的资源。计算完毕后将输出的数据后进行外部缓存，存储至DDR4存储器。

本实施例中，还包括将数据上传的步骤：通过PCIe接口向上位机发起请求，将FFT处理后的缓存数据通过PCIe上传到上位机。

天文射电领域的采集都需要定制，没有普适性，本公开将系统平台化，将数据处理方案模块化，可用于选择扩展，节省开发成本和开发难度。

由于采用带通采样方式，为避免频谱处理的重叠，本公开单通道带宽可设置为1.5GHz，直接采集组合带宽达到6Hz以上，也能够结合模拟前端器件进行宽频带的扫频处理，也能完成宽频带的高精度实时监测处理。能够满足当前太阳射电观测对大带宽，高速率采集和实时性的要求。本公开能够用于精细频谱结构观测，以分析特定事件的类型等，还能用于后续的合成孔径成像，组成阵列系统，用途广泛。

实施例3

本实施例提供一种射电天文观测系统，包括依次连接的天线和射频前端模块以及数字接收机，所述数字接收机采用实施例1所述的一种射频直采宽带数字接收机系统，所述射频前端模块包括多个滤波器，滤波器与ADC转换模块的输入信号通道一对一建立连接，滤波器的输出信号带宽范围与连接的ADC转换模块的输入信号通道的信号宽带范围相对应。

信号宽带范围相对应即为信号宽带范围一致，如果ADC转换模块的输入信号通道的信号宽带范围为0到1.5GHz，对应的滤波器的输出信号带宽范围也为0到1.5GHz。

可以理解的，射频前端模块还包括低噪声放大器，所述低噪声放大器与滤波器连接，用于对接收到的信号放大和滤波。

以上所述仅为本公开的优选实施例而已，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

上述虽然结合附图对本公开的具体实施方式进行了描述，但并非对本公开保护范围的限制，所属领域技术人员应该明白，在本公开的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本公开的保护范围以内。

Claims (10)

1.一种射频直采宽带数字接收机系统，其特征是：包括FPGA处理单元、时钟模块以及至少两个ADC转换模块，所述FPGA处理单元与每一个ADC转换模块连接，时钟模块分别与ADC转换模块和FPGA处理单元连接；FPGA处理单元被配置为用于设置ADC转换模块的每个输入通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围。

2.如权利要求1所述的一种射频直采宽带数字接收机系统，其特征是：设置ADC转换模块的每个输入通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围，具体为：所有通道的信号带宽范围叠加后连续但是每个通道与其他通道的信号带宽范围部分重叠；

或者，具体为：所有通道的信号带宽范围叠加后连续但是每个通道与其他通道的信号带宽范围不重叠。

3.如权利要求1所述的一种射频直采宽带数字接收机系统，其特征是：FPGA处理单元与每一个ADC转换模块通过JESD204B链路连接，采用JESD204B协议。

4.如权利要求3所述的一种射频直采宽带数字接收机系统，其特征是：JESD204B链路包括IP核、与IP核分别连接的JESD204B发送接口和JESD204B接收接口，以及连接JESD204B发送接口和JESD204B接收接口的多通道线路，JESD204B发送接口设置在ADC转换模块中，JESD204B接收接口设置在FPGA处理单元中。

5.如权利要求1所述的一种射频直采宽带数字接收机系统，其特征是：FPGA处理单元还被配置用于处理接收到的数字信号，FPGA处理单元包括：

解帧解映射处理模块：用于对接收到的帧数据进行解帧处理，获得AD数据；

FFT模块：被配置采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据；

控制模块：用于实现将解帧解映射处理模块处理后的数据传输至FFT模块，并实现FFT模块处理后的数据存储。

6.如权利要求5所述的一种射频直采宽带数字接收机系统，其特征是：FFT模块采用多FFT IP核的级联架构，包括数据缓存模块、第一级FFT运算模块、数据转换模块、第二级FFT运算模块和数据转置及转换模块；

数据缓存模块：用于缓存各个通道接收的数据，将32k点数的数据分为32行乘1024列的矩阵；

第一级FFT运算模块：被配置为用于对每一行的1024个数据做FFT变换，进行32次FFT计算结束；

数据转换模块：被配置为用于将输出数据乘以相应旋转因子，并进行转置，生成1024行乘32列的新矩阵数据，并数据缓存到FPGA芯片的片内存储器上；

第二级FFT运算模块：被配置为用于对新矩阵的每一行做32点的FFT变换，进行1024次计算结束；

数据转置及转换模块：被配置为用于对输出数据进行转置，调整输出顺序，获得完整的FFT结果，缓存到FPGA芯片的片内存储器；

或者

还包括片外存储器，所述片外存储器与FPGA处理单元连接，用于存储FPGA处理单元处理后的数据；

或者，FPGA处理单元内还可以设置数据传输接口，通过数据传输接口连接上位机。

7.一种射频直采宽带数字接收机系统的控制方法，其特征是，包括如下步骤：

配置时钟模块和ADC转换模块，设置每个ADC转换模块的每个通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围；

接收每个ADC转换模块传输的数据；

对接收到的数据进行解帧处理，获得AD数据；

采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据。

8.如权利要求7所述的一种射频直采宽带数字接收机系统的控制方法，其特征是：设置每个ADC转换模块的每个通道的信号带宽范围，使得所有通道的信号带宽范围叠加后大于每个通道的信号带宽范围，具体为采用带通采样定理，设置ADC转换模块的每个通道的信号带宽范围至少一部分不重叠。

9.如权利要求7所述的一种射频直采宽带数字接收机系统的控制方法，其特征是：

采用混合基FFT算法进行快速傅里叶变换对获得的AD数据进行处理，获得变换后的数据，采用混合基FFT算法，具体步骤如下：

缓存各个通道接收的数据，将32k点数的数据分为32行乘1024列的矩阵；

对每一行的1024个数据做FFT变换，进行32次FFT计算结束；

将输出数据乘以相应旋转因子，并进行转置，生成1024行乘32列的新矩阵数据，并数据缓存到FPGA芯片的片内存储器上；

对新矩阵的每一行做32点的FFT变换，进行1024次计算结束；

对输出数据进行转置，调整输出顺序，获得完整的FFT结果，缓存到FPGA芯片的片内存储器。

10.一种射电观测系统，其特征是：包括依次连接的天线和射频前端模块以及数字接收机，所述数字接收机采用权利要求1-6任一项所述的一种射频直采宽带数字接收机系统，所述射频前端模块包括多个滤波器，滤波器与ADC转换模块的输入信号通道一对一建立连接，滤波器的输出信号带宽范围与连接的ADC转换模块的输入信号通道的信号宽带范围相对应。

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