CN110875269B - 芯片封装结构半成品、模块及芯片封装结构的制造方法 - Google Patents
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- 238000004806 packaging method and process Methods 0.000 title claims abstract description 46
- 239000011265 semifinished product Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000005520 cutting process Methods 0.000 claims abstract description 9
- 239000003292 glue Substances 0.000 claims description 21
- 238000003780 insertion Methods 0.000 claims description 17
- 230000037431 insertion Effects 0.000 claims description 17
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 8
- 238000005452 bending Methods 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000000047 product Substances 0.000 abstract description 2
- 230000013011 mating Effects 0.000 description 6
- 238000005476 soldering Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012858 packaging process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005242 forging Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明提供一种芯片封装结构半成品、模块及芯片封装结构的制造方法，藉由定位壳体定位多个导电端子，以同步进行多个导电端子的布设，以减少导电端子的布设时间，而后，移除定位壳体使各导电端子的顶搭接部外露，而与预设的电路基板或是电子组件进行电性导接。芯片封装结构模块可通过裁切方式，快速形成多个芯片封装结构，藉此，可使芯片封装结构的制程简易化并且增加产品的优良率。
Description
技术领域
本发明涉及一种集成电路封装工艺，特别涉及芯片封装结构半成品、芯片封装结构模块及芯片封装结构的制造方法。
背景技术
在传统IC封装工艺中，导电端子的数量繁多，使得导电端子的布设非常繁琐，往往需要布设机台将各个导电端子逐一送到电路基板上焊接，导致导电端子的布设时间很长而让制造成本居高不下。
因此，在IC封装工艺中，如何降低导电端子的布设难度，而解决导电端子的布设时间长等问题，已经成为目前业界亟欲挑战克服的技术议题。
发明内容
鉴于上述先前技术之缺点，本申请提供一种芯片封装结构半成品，用于制造一芯片封装结构，其中，所述芯片封装结构包括：一电路载体，所述电路载体具有一电性搭接面；以及至少一芯片，所述芯片电性搭接所述电性搭接面且具有一芯片高度，其特征在于，所述芯片封装结构半成品包括：多个导电端子，所述多个导电端子中的至少二者隔开设置而界定出一容置空间，所述容置空间用于容置所述至少一芯片，各所述导电端子分别具有一增高部、一插接部、一底搭接部与一顶搭接部，所述底搭接部连接所述增高部接近所述电路载体的一端，所述顶搭接部连接所述增高部背离所述电路载体的一端，所述插接部连接所述顶搭接部背离所述底搭接部的一端，所述增高部增高所述顶搭接部，且所述增高部具有一增高高度，使所述顶搭接部与所述底搭接部的距离尺寸实质符合所述增高高度的尺寸，其中所述增高高度大于所述芯片高度，以使所述顶搭接部避开所述芯片；以及一定位壳体，所述定位壳体具有多个止挡面与多个插接孔，各所述止挡面邻近所述多个插接孔中的其中一个，其中，所述多个导电端子的所述插接部插接到所述多个插接孔中的其中一个，直到所述顶搭接部定位于所述止挡面，而完成所述定位壳体对所述多个导电端子的定位，使所述多个导电端子的所述底搭接部得分别电性搭接所述电性搭接面。
可选择性地，于上述芯片封装结构半成品中，所述定位壳体还具有一注胶孔，所述注胶孔贯穿所述定位壳体的本体，用于注胶，从而在所述定位壳体与所述电路载体之间的间隙填补绝缘胶，以使所述芯片与所述多个导电端子之间绝缘隔开。
可选择性地，于上述芯片封装结构半成品中，各所述导电端子由一T字形结构所构成，而所述顶搭接部由所述T字形结构的中间部位弯折而形成。
可选择性地，于上述芯片封装结构半成品中，各所述导电端子的所述顶搭接部由U字形结构所构成。
可选择性地，于上述芯片封装结构半成品中，就截面而言，所述顶搭接部大于所述底搭接部或大于插接部。
可选择性地，于上述芯片封装结构半成品中，所述增高部、所述插接部与所述底搭接部具有形状实质相同的截面。
可选择性地，于上述芯片封装结构半成品中，所述多个导电端子的其中四者成组设计，以藉由成组设计的所述四者定义出所述容置空间的范围。
此外，本申请还提供一种芯片封装结构模块，包含多个芯片封装结构半成品，以可通过裁切而形成多个包含有所述至少一芯片与所述多个导电端子的芯片封装结构。
再者，本申请还提供一种芯片封装结构的制造方法，用于制造一芯片封装结构，包括：提供一电路载体，所述电路载体具有一电性搭接面；以及提供至少一芯片，令所述芯片电性搭接所述电性搭接面，其中，所述芯片具有一芯片高度；提供一芯片封装结构半成品，所述芯片封装结构半成品包括：多个导电端子，所述多个导电端子隔开设置且与相邻之间形成至少一容置空间，所述容置空间用于容置所述芯片，多个导电端子分别具有一增高部、一插接部、一底搭接部与一顶搭接部，所述底搭接部连接所述增高部接近所述电路载体的一端，所述顶搭接部连接所述增高部背离所述电路载体的一端，所述插接部连接所述顶搭接部背离所述底搭接部的一端，所述增高部增高所述顶搭接部，且所述增高部具有一增高高度，使所述顶搭接部与所述底搭接部的距离尺寸实质符合所述增高高度的尺寸，其中所述增高高度大于所述芯片高度，以使所述顶搭接部避开所述芯片；以及一定位壳体，所述定位壳体具有多个止挡面与多个插接孔，各所述止挡面邻近所述多个插接孔中的其中一个，其中，所述多个导电端子的所述插接部插接到所述多个插接孔中的其中一个，直到所述顶搭接部定位于所述止挡面，而完成所述定位壳体对所述多个导电端子的定位，使所述多个导电端子的所述底搭接部得分别电性搭接所述电性搭接面；以及去除所述定位壳体与插接到所述多个插接孔的所述插接部以构成所述芯片封装结构。
此外，本申请还提供另一种芯片封装结构的制造方法，用于制造多个芯片封装结构，包括：提供一电路载体，所述电路载体具有一电性搭接面；以及提供多个芯片，令所述多个芯片电性搭接所述电性搭接面，其中，所述多个芯片具有一芯片高度；提供一芯片封装结构半成品，所述芯片封装结构半成品包括：多个导电端子，所述多个导电端子隔开设置且与相邻之间形成至少一容置空间，所述容置空间用于容置所述芯片，多个导电端子分别具有一增高部、一插接部、一底搭接部与一顶搭接部，所述底搭接部连接所述增高部接近所述电路载体的一端，所述顶搭接部连接所述增高部背离所述电路载体的一端，所述插接部连接所述顶搭接部背离所述底搭接部的一端，所述增高部增高所述顶搭接部，且所述增高部具有一增高高度，使所述顶搭接部与所述底搭接部的距离尺寸实质符合所述增高高度的尺寸，其中所述增高高度大于所述芯片高度，以令所述顶搭接部避开所述芯片；以及一定位壳体，所述定位壳体具有多个止挡面与多个插接孔，各所述止挡面邻近所述多个插接孔中的其中一个，其中，所述多个导电端子的所述插接部插接到所述多个插接孔中的其中一个，直到所述顶搭接部定位于所述止挡面，而完成所述定位壳体对所述多个导电端子的定位，使所述多个导电端子的所述底搭接部得分别电性搭接所述电性搭接面；去除所述定位壳体与插接到所述多个插接孔的所述插接部以构成一芯片封装结构模块，所述芯片封装结构模块包含所述多个芯片封装结构，其中，各所述芯片封装结构包含所述多个芯片中的其中一个；以及裁切所述芯片封装结构模块，使所述多个芯片封装结构彼此分开。
相较于先前技术，本申请所提供的芯片封装结构半成品中，通过将多个导电端子插设于定位壳体的插接孔的设计结构，以藉由定位壳体同步进行多个导电端子的布设，以减少各个导电端子布设所需消耗的时间。定位壳体设置有注胶孔，而可供注入绝缘胶使芯片与导电端子之间绝缘隔离，从而确保导电传输能于芯片与导电端子之间互相不干扰，亦避免了外在因素导致干扰的情况。
另外，本申请所提供的芯片封装结构模块，包含多个芯片封装结构半成品，通过裁切而大量形成多个芯片封装结构，以减少芯片封装结构的制造成本。此外，本申请可选择以四个导电端子为一组，并以四个成组的导电端子围绕一芯片以形成一芯片封装结构，使得芯片的四周得到保护，而有利于进行裁切作业，因此，本申请除可降低导电端子的布设难度，还可使芯片封装结构的制程简易化并且增加产品的优良率。
附图说明
图1为本申请芯片封装结构半成品用于制造芯片封装结构的较佳实施例爆炸示意图。
图2为图1所示芯片封装结构半成品的另一角度之立体示意图。
图3为图1所示芯片封装结构半成品的立体爆炸示意图。
图4为图1所示芯片封装结构半成品的立体局部剖面示意图。
图5为图1所示芯片封装结构半成品的导电端子的立体示意图。
图6为图5所示导电端子的侧面示意图。
图7为图6所示导电端子的底面示意图。
图8为图6所示导电端子沿着AA线段截切的插接部的剖视图。
图9为图6所示导电端子沿着BB线段截切的顶搭接部的剖视图。
图10为图6所示导电端子沿着CC线段截切的增高部的剖视图。
图11为本申请的芯片封装结构半成品装设于电路载体前的剖面示意图。
图12为本申请的芯片封装结构半成品装设于电路载体后的剖面示意图。
图13为本申请的芯片封装结构半成品移除定位壳体的剖面示意图。
图14为本申请芯片封装结构的较佳实施例的示意图。
图15为本申请芯片封装结构半成品的另一较佳实施例的立体示意图。
图16为图15所示导电端子的立体示意图。
图17为图16所示导电端子的侧面示意图。
图18为图17所示导电端子沿着DD线段截切的顶搭接部的剖视图。
图19为图16所示导电端子的底搭接部的仰视示意图。
元件标号说明
1 芯片封装结构
11 芯片封装结构半成品
111 导电端子
1111 增高部
1112 插接部
1113 底搭接部
1114 顶搭接部
11141 凸部
112 容置空间
113 定位壳体
1131 止挡面
1132 插接孔
1133 注胶孔
12 电路载体
121 电性搭接面
13 芯片
14 绝缘胶
X 增高高度
Y 芯片高度
Z 去除高度
具体实施方式
以下内容将搭配图式，藉由特定的具体实施例说明本申请之技术内容，熟悉此技术之人士可由本说明书所揭示之内容轻易地了解本申请之其他优点与功效。本申请亦可藉由其他不同的具体实施例加以施行或应用。本说明书中的各项细节亦可基于不同观点与应用，在不背离本申请之精神下，进行各种修饰与变更。尤其是，于图式中各个组件的比例关及相对位置仅具示范性用途，并非代表本申请实施的实际状况。
本实施例提供一种芯片封装结构半成品、芯片封装结构模块与芯片封装结构的制造方法，针对本申请技术揭露的实施例说明，请一并参阅图1至图19。
如图1所示，本申请的芯片封装结构半成品11用于一芯片封装结构1的制造，于本申请中，芯片封装结构1包括有一电路载体12与至少一芯片13，其中，电路载体12例如为电路基板，且于电路载体12上设有一电性搭接面121(如图11所示)，而芯片13可设于电路载体12上并通过例如焊接的方式与电性搭接面121电性搭接，其中，应定义的是，芯片13具有一芯片高度Y(如图13所示)。
请配合参阅图2，本申请的芯片封装结构半成品11包括有多个导电端子111与一定位壳体113。其中，定位壳体113对多个导电端子111提供定位，而导电端子111例如由金属材质的一T字型结构所构成。再者，多个导电端子111中的至少二者隔开设置，以在多个导电端子111彼此之间界定出一容置空间112(如图12及图13所示)，容置空间112可用于容置芯片13，而容置空间112所容置的芯片13不以一个为限。
于本申请中，各导电端子111分别具有一增高部1111、一插接部1112(参考图3)、一底搭接部1113与一顶搭接部1114。其中，底搭接部1113连接增高部1111接近电路载体12的一端，以使底搭接部1113可与电路载体12的电性搭接面121直接电性搭接(如图11所示)。如图3所示，插接部1112连接顶搭接部1114背离底搭接部1113的一端。增高部1111用于使顶搭接部1114增高，其中，应定义的是，增高部1111具有一增高高度X(如图13所示)。于本申请中，增高部1111的增高高度X大于芯片13的芯片高度Y，以使顶搭接部1114增高而可以避开芯片13，以避免顶搭接部1114跟芯片13之间发生干涉。顶搭接部1114连接增高部1111背离电路载体12的一端，可选择性地，各导电端子111具有T字形结构，而顶搭接部1114由T字形结构的中间部位弯折而形成。另外，如图5所示，各导电端子111的顶搭接部1114具有由U字形结构所构成的凸部11141。
请参阅图4，本申请的定位壳体113具有多个止挡面1131与多个插接孔1132，其中，各止挡面1131邻近多个插接孔1132的其中一个，而导电端子111的插接部1112可插设于定位壳体113的插接孔1132内，直到导电端子111的顶搭接部1114定位于定位壳体113的止挡面1131，具体而言，当导电端子111的插接部1112插接到定位壳体113中的插接孔1132中时，导电端子111的顶搭接部1114的凸部11141定位于定位壳体113的止挡面1131，藉以完成定位壳体113对导电端子111的定位，因此，定位壳体113可同步拖曳多个导电端子111，使多个导电端子111的底搭接部1113能够同步与电路载体12的电性搭接面121电性搭接(如图14所示)，而降低多个导电端子111的布设难度。
请配合参考图14，于本申请的一实施例中，将四个导电端子111设计成一组，并在成组设计的四个导电端子111之间定义出一个容置空间112，以用于容置一个或多个芯片13，且成组设计的四个导电端子111藉由各自的插接部1132，分别插接于定位壳体113的插接孔1132中，而完成定位以增加结构的稳固性，且各导电端子111的顶搭接部1114上外凸的凸部11141朝内彼此相对。此设计可以使得芯片13的四周均得到保护，并可藉由四个导电端子111为设置于其中的芯片13提供四根用于传输电性讯号的电性接脚。
如图4所示，插接部1112插设于定位壳体113的插接孔1132内，当插接部1112插入于插接孔1132内时，止挡面1131用于为导电端子111的顶搭接部1114之一面提供止挡定位，且同时，止挡面1131亦可作为一基准面，以与导电端子111的顶搭接部1114配合，来调整插接部1112插入插接孔1132中的深度，以使导电端子111能以所期望的预定长度插入至定位壳体113中。
请同时参阅图5至图10，于一较佳实施例中，本申请的导电端子111由金属材质的T字形结构所构成，而导电端子111的顶搭接部1114由导电端子111中的T字形结构的中间部位弯折，从而形成了U字形结构的凸部11141，此设计的好处在于，毋须专属的模具，通过弯折方式，顶搭接部1114就可形成U字形结构的凸部11141，因此可以降低制造成本。
此外，于本实施例中，顶搭接部1114的截面大于底搭接部1113的截面或大于插接部1112的截面，此设计结构可有助于后续将顶搭接部1114焊接到电路基板上，并有助于在导电端子111插接于定位壳体113中时，让导电端子111的顶搭接部1114定位于定位壳体113的止挡面1131上。另外，导电端子111的增高部1111、插接部1112与底搭接部1113可以具有形状实质相同的截面，藉以简化导电端子111的制作工艺。
请继续参阅图15至图19，于本申请的另一实施例中，导电端子111亦可通过锻造或抽拉方式成形，而并不限于上述的T字形结构。此外，各导电端子111的顶搭接部1114也可以上述加工方式直接成形为预定形状，针对所述预定形状就此实施例而言，各导电端子111的顶搭接部1114的截面可大于底搭接部1113的截面，如此，导电端子111的顶搭接部1114就可定位于定位壳体113的止挡面1131。
如图11至图13所示，于本申请的另一实施例中，定位壳体113还可具有至少一注胶孔1133，其中，注胶孔1133贯穿定位壳体113的本体，且用于注胶，从而在定位壳体113与电路载体12之间的空隙填补绝缘胶14，以使芯片13与多个导电端子111之间绝缘隔开，并构成一芯片封装结构1。亦即，绝缘胶14包覆芯片13，同时令芯片13与导电端子111绝缘，藉以保护芯片13，并避免因导电端子111与电路载体12上的芯片13暴露于空气中所产生的短路、受潮等不可抗拒因素的风险影响，进而导致芯片13烧毁或减短芯片13的使用寿命的问题。而后，可去除定位壳体113与插接到插接孔1132内的插接部1112，以使顶搭接部1114外露。
再者，本申请还提供一种芯片封装结构模块，包含多个上述各实施例中所述的增高连接器，并可通过裁切而快速形成多个包含有至少一芯片13与多个导电端子111的芯片封装结构1，而减少导电端子的布设时间，藉此，可使芯片封装结构的制程简易化并且增加产品的优良率。
于另一实施例中，本申请还提供一种芯片封装结构的制造方法，用于制造芯片封装结构，请配合参考图11至图14，本申请所提供的芯片封装结构的制造方法包括：
首先，提供具有一电性搭接面121的一电路载体12；而后，提供至少一芯片13，且令芯片13电性搭接电路载体12的电性搭接面121，且各芯片13具有一芯片高度Y。
提供具有多个导电端子111的一芯片封装结构半成品11，将芯片封装结构半成品11焊接至电路载体12上，于本申请的一实施例中，芯片封装结构半成品11以表面黏着技术(Surface Mount Technology)焊固于电路载体12的电性搭接面121而完成组立，于本申请的一实施例中，多个导电端子111可设计为四者一组，而于彼此之间界定出用于容置至少一芯片13的一容置空间112，以使导电端子111围绕于芯片13的四周，而于四周为芯片13提供保护，且产生间隔空间以供绝缘胶14注入而保护芯片13。
此外，导电端子11的增高部1111具有增高高度X，使得导电端子111的顶搭接部1114与底搭接部1113的距离尺寸实质符合增高高度X的尺寸，于本实施例中，导电端子111的增高高度X大于芯片13的芯片高度Y，以使导电端子111的顶搭接部1114可以避开芯片13而外露，以避免顶搭接部1114与芯片13之间发生干涉。其次，可通过芯片封装结构半成品1的定位壳体113上的注胶孔1133注入绝缘胶14，以使绝缘胶14填入导电端子111所形成的容置空间112中，使得设置在容置空间112内的芯片13被绝缘胶14包覆，以藉由绝缘胶14为芯片13提供绝缘环境。而后，当绝缘胶14充满容置空间112并固化后，遂去除位于去除高度Z内的定位壳体113、导电端子111之插入部1112、顶搭接部1114与注入其中的部分绝缘胶14一并移除，以外露顶搭接部1114而构成包含有至少一芯片封装结构的一芯片封装结构模块。此外，当芯片封装结构模块包含有多个芯片封装结构1时，可通过裁切、切割等方式使各芯片封装结构1彼此分开，而裁切出多个独立的芯片封装结构1，以供电性导接至预设的电路基板(图面未示)或是电子组件(图面未示)，如此可为大量生产芯片封装结构1提供效率。
另外，于各芯片封装结构1中形成U字形结构截面之顶搭接部1114为唯一外露于绝缘胶14之外的导电端子111，而具有U字形结构截面之顶搭接部1114可以增加导电端子111的焊接面积，以利于电性连接至预设的电路基板(图面未示)或是电子组件(图面未示)。需说明的是，上述去除高度Z可以由用户自行依照规格而设定。各芯片封装结构1包含四个导电端子111以及由四个导电端子111所围绕的芯片13，但不以此为限，各芯片封装结构1中的导电端子111与芯片13的数量可依情况改变。
综上所述，芯片封装结构半成品包括多个导电端子与定位壳体，多个导电端子中的至少二者隔开设置，而在彼此之间界定用于容置芯片的一容置空间，各导电端子分别具有增高部、连接所述增高部接近所述电路载体的一端的底搭接部，连接所述增高部背离所述电路载体的一端的顶搭接部，连接所述顶搭接部背离所述底搭接部的一端的插接部，所述增高部增高所述顶搭接部，且所述增高高度大于所述芯片高度，以令所述顶搭接部避开所述芯片，所述定位壳体具有多个止挡面与多个插接孔，其中，所述导电端子的插接部插接到所述插接孔中，直到所述顶搭接部定位于所述止挡面，而完成定位壳体对导电端子的定位，并使所述导电端子的底搭接部分别电性搭接电性搭接面。
上述实施例仅例示性说明本申请之原理及功效，而非用于限制本申请。任何熟习此项技术之人士均可在不违背本申请之精神及范畴下，对上述实施例进行修饰与改变。因此，本申请之权利保护范围，应如本申请申请专利范围所列。
Claims (10)
1.一种芯片封装结构半成品，用于制造一芯片封装结构，其中，所述芯片封装结构包括：一电路载体，所述电路载体具有一电性搭接面；以及至少一芯片，所述芯片电性搭接所述电性搭接面且具有一芯片高度，其特征在于，所述芯片封装结构半成品包括：
多个导电端子，所述多个导电端子中的至少二者隔开设置而界定出一容置空间，所述容置空间用于容置所述至少一芯片，各所述导电端子分别具有一增高部、一插接部、一底搭接部与一顶搭接部，所述底搭接部连接所述增高部接近所述电路载体的一端，所述顶搭接部连接所述增高部背离所述电路载体的一端，所述插接部连接所述顶搭接部背离所述底搭接部的一端，所述增高部增高所述顶搭接部，且所述增高部具有一增高高度，使所述顶搭接部与所述底搭接部的距离尺寸实质符合所述增高高度的尺寸，其中所述增高高度大于所述芯片高度，以使所述顶搭接部避开所述芯片；以及
一定位壳体，所述定位壳体具有多个止挡面与多个插接孔，各所述止挡面邻近所述多个插接孔中的其中一个，其中，所述多个导电端子的所述插接部插接到所述多个插接孔中的其中一个，直到所述顶搭接部定位于所述止挡面，而完成所述定位壳体对所述多个导电端子的定位，使所述多个导电端子的所述底搭接部得分别电性搭接所述电性搭接面。
2.如权利要求1所述的芯片封装结构半成品，其特征在于，其中，所述定位壳体还具有一注胶孔，所述注胶孔贯穿所述定位壳体的本体，用于注胶，从而在所述定位壳体与所述电路载体之间的间隙填补绝缘胶，以使所述芯片与所述多个导电端子之间绝缘隔开。
3.如权利要求1所述的芯片封装结构半成品，其特征在于，其中，各所述导电端子由一T字形结构所构成，所述顶搭接部由所述T字形结构的中间部位弯折而形成。
4.如权利要求1所述的芯片封装结构半成品，其特征在于，其中，各所述导电端子的所述顶搭接部由U字形结构所构成。
5.如权利要求1所述的芯片封装结构半成品，其特征在于，其中，就截面而言，所述顶搭接部大于所述底搭接部或大于插接部。
6.如权利要求1所述的芯片封装结构半成品，其特征在于，其中，所述增高部、所述插接部与所述底搭接部具有形状实质相同的截面。
7.如权利要求1所述的芯片封装结构半成品，其特征在于，所述多个导电端子的其中四者成组设计，以藉由成组设计的所述四者定义出所述容置空间的范围。
8.一种芯片封装结构模块，包含如权利要求1至7项中的其中任一项所述的芯片封装结构半成品，通过裁切形成多个包含有所述至少一芯片与所述多个导电端子的芯片封装结构。
9.一种芯片封装结构的制造方法，其特征在于，用于制造一芯片封装结构，包括：
提供一电路载体，所述电路载体具有一电性搭接面；以及
提供至少一芯片，令所述芯片电性搭接所述电性搭接面，其中，所述芯片具有一芯片高度；
提供一芯片封装结构半成品，所述芯片封装结构半成品包括：
多个导电端子，所述多个导电端子隔开设置且与相邻之间形成至少一容置空间，所述容置空间用于容置所述芯片，多个导电端子分别具有一增高部、一插接部、一底搭接部与一顶搭接部，所述底搭接部连接所述增高部接近所述电路载体的一端，所述顶搭接部连接所述增高部背离所述电路载体的一端，所述插接部连接所述顶搭接部背离所述底搭接部的一端，所述增高部增高所述顶搭接部，且所述增高部具有一增高高度，使所述顶搭接部与所述底搭接部的距离尺寸实质符合所述增高高度的尺寸，其中所述增高高度大于所述芯片高度，以使所述顶搭接部避开所述芯片；以及
一定位壳体，所述定位壳体具有多个止挡面与多个插接孔，各所述止挡面邻近所述多个插接孔中的其中一个，其中，所述多个导电端子的所述插接部插接到所述多个插接孔中的其中一个，直到所述顶搭接部定位于所述止挡面，而完成所述定位壳体对所述多个导电端子的定位，使所述多个导电端子的所述底搭接部得分别电性搭接所述电性搭接面；以及
去除所述定位壳体与插接到所述多个插接孔的所述插接部以构成所述芯片封装结构。
10.一种芯片封装结构的制造方法，其特征在于，用于制造多个芯片封装结构，包括：
提供一电路载体，所述电路载体具有一电性搭接面；以及
提供多个芯片，令所述多个芯片电性搭接所述电性搭接面，其中，所述多个芯片具有一芯片高度；
提供一芯片封装结构半成品，所述芯片封装结构半成品包括：
多个导电端子，所述多个导电端子隔开设置且与相邻之间形成至少一容置空间，所述容置空间用于容置所述芯片，多个导电端子分别具有一增高部、一插接部、一底搭接部与一顶搭接部，所述底搭接部连接所述增高部接近所述电路载体的一端，所述顶搭接部连接所述增高部背离所述电路载体的一端，所述插接部连接所述顶搭接部背离所述底搭接部的一端，所述增高部增高所述顶搭接部，且所述增高部具有一增高高度，使所述顶搭接部与所述底搭接部的距离尺寸实质符合所述增高高度的尺寸，其中所述增高高度大于所述芯片高度，以使所述顶搭接部避开所述芯片；以及
一定位壳体，所述定位壳体具有多个止挡面与多个插接孔，各所述止挡面邻近所述多个插接孔中的其中一个，其中，所述多个导电端子的所述插接部插接到所述多个插接孔中的其中一个，直到所述顶搭接部定位于所述止挡面，而完成所述定位壳体对所述多个导电端子的定位，使所述多个导电端子的所述底搭接部得分别电性搭接所述电性搭接面；
去除所述定位壳体与插接到所述多个插接孔的所述插接部以构成一芯片封装结构模块，所述芯片封装结构模块包含所述多个芯片封装结构，其中，各所述芯片封装结构包含所述多个芯片中的其中一个；以及
裁切所述芯片封装结构模块，使所述多个芯片封装结构彼此分开。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW107130525 | 2018-08-31 | ||
| TW107130525 | 2018-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110875269A CN110875269A (zh) | 2020-03-10 |
| CN110875269B true CN110875269B (zh) | 2021-05-07 |
Family
ID=69023852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910012051.9A Active CN110875269B (zh) | 2018-08-31 | 2019-01-07 | 芯片封装结构半成品、模块及芯片封装结构的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN110875269B (zh) |
| TW (1) | TWI674708B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113394208B (zh) * | 2021-05-25 | 2023-05-05 | 武汉光迅科技股份有限公司 | 一种光电探测器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN2544429Y (zh) * | 2002-05-28 | 2003-04-09 | 华琦电子工业股份有限公司 | 具有顶出机构的插槽连接器 |
| CN201562836U (zh) * | 2009-08-28 | 2010-08-25 | 达昌电子科技(苏州)有限公司 | 电连接器 |
| JP6063835B2 (ja) * | 2013-07-12 | 2017-01-18 | 本田技研工業株式会社 | 半導体チップの実装方法、半導体装置、及び実装治具 |
| TWM504371U (zh) * | 2015-02-16 | 2015-07-01 | 唐虞企業股份有限公司 | 電連接器 |
| JP6526463B2 (ja) * | 2015-03-31 | 2019-06-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR102424402B1 (ko) * | 2015-08-13 | 2022-07-25 | 삼성전자주식회사 | 반도체 패키지 및 그 제조방법 |
| US20180114786A1 (en) * | 2016-10-21 | 2018-04-26 | Powertech Technology Inc. | Method of forming package-on-package structure |
| CN207602863U (zh) * | 2017-12-01 | 2018-07-10 | 启东乾朔电子有限公司 | 电子卡连接器 |
| CN207624680U (zh) * | 2017-12-29 | 2018-07-17 | 睿力集成电路有限公司 | 半导体封装结构 |
-
2018
- 2018-12-21 TW TW107146556A patent/TWI674708B/zh active
-
2019
- 2019-01-07 CN CN201910012051.9A patent/CN110875269B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TW202011645A (zh) | 2020-03-16 |
| CN110875269A (zh) | 2020-03-10 |
| TWI674708B (zh) | 2019-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |