CN110851377B - 高速串行计算机扩展总线电路拓扑 - Google Patents

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Abstract

本申请公开一种高速串行计算机扩展总线电路拓扑，包括：第一讯号路径，连接于第一接口与第二接口之间；第二讯号路径，连接于第一接口与第三接口之间；第三讯号路径，连接于第三接口与第四接口之间；第一选择电路，具有第一无源元件与第二无源元件，其中第一无源元件设置于第一讯号路径上，第二无源设置于第二讯号路径上；第二选择电路，具有第三无源元件与第四无源元件，其中第三无源元件设置于第二讯号路径上，第四无源元件设置于第三讯号路径上；当第一无源元件的第一端与第二无源元件的第二端导通时，第二讯号路径导通，当第三无源元件的第一端与第四无源元件的第二端导通时，第三讯号路径导通。如此不需切换芯片，节省电路成本与系统功耗。

Description

高速串行计算机扩展总线电路拓扑
技术领域
本发明涉及电路拓扑，尤指一种高速串行计算机扩展总线标准的电路拓扑。
背景技术
PCI-Express(peripheral component interconnect express，PCI-E)是一种高速串行计算机扩展总线标准，用以取代旧的PCI，PCI-X和AGP总线标准。PCIe属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，主要支持主动电源管理，错误报告，端对端的可靠性传输，热插拔以及服务质量(QOS)等功能。相对传统的并行总线架构来说，PCIE采用多对高速串行总线进行点对点的连接，因此可以提供很高的总线带宽。同时由于上层与PCI的兼容性和成熟的技术，在台式机、笔记本、服务器等应用中已经成为标准的接口，在需要高速数据交换嵌入式的应用中，PCI-E是普及应用的标准之一。PCI-E接口根据总线位宽不同而有所差异，PCIE采用多对高速差分信号传输数据。
PCI-E目前已发展到第三代，一般称为PCI-E Gen3，其高速通道的拓扑为一对一结构。若通道分叉会造成反射从而影响信号质量。因此，当PCIE通道需要做多路选通时，常用的方法是采用PCIE切换芯片，以解决PCIE通道不够用的问题。但是对于同一MLB根据不同系统配置，对PCIE通道进行不同分配的方案而言，PCIE switch芯片不仅增加成本，浪费实际PCB使用空间，也会增加系统的功耗，在实际芯片功能的使用上也有些浪费。
发明内容
有鉴于此，如何减轻或消除上述相关领域的缺失，实为有待解决的问题。
本申请公开一种高速串行计算机扩展总线电路拓扑，包括：第一接口；第二接口；第三接口；第四接口；第一讯号路径，连接于所述第一接口与所述第二接口之间；第二讯号路径，连接于所述第一接口与所述第三接口之间；第三讯号路径，连接于所述第三接口与所述第四接口之间；第一选择电路，具有第一无源元件与第二无源元件，其中所述第一无源元件设置于所述第一讯号路径上，所述第二无源设置于所述第二讯号路径上；第二选择电路，具有第三无源元件与第四无源元件，其中所述第三无源元件设置于所述第二讯号路径上，所述第四无源元件设置于所述第三讯号路径上；其中，当所述第一无源元件的第一端与所述第二无源元件的第二端导通时，所述第二讯号路径导通，当所述第三无源元件的第一端与所述第四无源元件的第二端导通时，所述第三讯号路径导通。
在本申请公开的高速串行计算机扩展总线电路拓扑，采用无源元件代替PCIE切换芯片，此外，也特别设计了无源元件(电阻/电容)的拓扑布局。本申请公开的高速串行计算机扩展总线电路拓扑其结构简单，由于不需要切换芯片，因此节省了电路的成本。此外，特别设计的电路布局，也节省走线空间。最后，由于采用无源器件取代了切换芯片，也节省了系统功耗。
本发明的其他优点将配合以下的说明和附图进行更详细的解说。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。
图1为应用本申请公开高速串行计算机扩展总线电路拓扑的一种实施例。
图2为本申请公开高速串行计算机扩展总线电路拓扑的实施例。
图3为本申请公开的高速串行计算机扩展总线电路拓扑的电容/电阻的布局示意图。
图4为应用了图3的电容/电阻布局的布局示意图。
图5为应用了图3的电容/电阻布局的布局示意图。
具体实施方式
以下将配合相关附图来说明本发明的实施例。在这些附图中，相同的标号表示相同或类似的组件或方法流程。
必须了解的是，使用在本说明书中的“包含”、“包括”等词，是用于表示存在特定的技术特征、数值、方法步骤、作业处理、组件和/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、组件、组件，或以上的任意组合。
本发明中使用如“第一”、“第二”、“第三”等词是用来修饰权利要求中的组件或方法步骤，并非用来表示这些组件或方法步骤之间具有优先权顺序，先行关系，或者是一个组件先于另一个组件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的组件。
图1为应用本申请公开高速串行计算机扩展总线电路拓扑的一种实施例。如图所示，U1接口是连接到中央处理器的插槽，J75接口则是连接到PCIE插槽，J48接口则是连接到串口硬盘(SATA)的插槽，U15则有两种应用，一种是PCH，另一种则是SATA/PCIE。因此在同一个主板上可以适用于两种应用，同时不需要PCIE切换芯片。在高速讯号的处理需要对电路有特殊的布局安排，否则会造成讯号的反射。针对此一问题，本申请公开高速串行计算机扩展总线电路拓扑使用电容叠加或者电阻叠加的结构，以解决讯号的反射的问题，同时可以有更佳的差分讯号耦合。
图2为本申请公开高速串行计算机扩展总线电路拓扑的实施例。如图所示，高速串行计算机扩展总线电路拓扑设置有第一讯号路径10、第二讯号路径20以及第三讯号路径30，第一讯号路径10连接于第一接口T1与第二接口T2之间；第二讯号路径20连接于第一接口T1与第三接口T3之间；第三讯号路径30连接于第三接口T3与第四接口T4之间。此外还设置有第一选择电路40以及第二选择电路50。第一选择电路40，具有第一无源元件41与第二无源元件42，其中所述第一无源元件41设置于所述第一讯号路径10上，所述第一无源元件41具有第一端411与第二端412，所述第二无源42设置于所述第二讯号路径20上，所述第二无源42具有第一端421与第二端422；第二选择电路50，具有第三无源元件51与第四无源元件52，其中所述第三无源元件51设置于所述第二讯号路径20上，第三无源元件51具有第一端511与第二端512，所述第四无源元件52设置于所述第三讯号路径30上，第四无源元件52具有第一端521与第二端522；其中，当所述第一无源元件41的第一端411与所述第二无源元件42的第二端422导通时，所述第二讯号路径20导通，当所述第三无源元件51的第一端511与所述第四无源元件52的第二端522导通时，所述第三讯号路径30导通。
在电路布局上，第一讯号路径10与第一无源元件41是位于电路板的同一层，第二讯号路径20、第二无源元件42与第三无源元件51是位于电路板的同一层，第三讯号路径30与第四无源元件52是位于电路板的同一层。
更具体而言，第一选择电路40中的无源元件是电阻，为了描述方便，将上述第一无源元件定义为第一电阻，将上述第二无源元件第一为第二电阻。第二选择电路50中的无源元件是电容，为了描述方便，将上述第三无源元件定义为第一电容，将上述第四无源元件第一为第二电容。第一选择电路40具有第一电阻与第二电阻，第二选择电路50具有第一电容与第二电容，第一电阻配置于第二接口(J75接口)与第一接口(U1接口)之间，亦即配置于J75接口与U1接口之间的第一讯号路径10上，第一电容与第二电阻则配置于第二讯号路径20上，第二电容则配置于第三讯号路径30上。第一电阻的第一端与U1接口那一侧的第一讯号路径10连接，第二端与J75接口的那一侧的第一讯号路径10连接。第二电阻的第一端与第一电容的第二端电性连接，第一电容的第一端与U15接口那一侧的第二讯号路径20连接，第二电容的第一端与J48接口那一侧的第三讯号路径30连接。第一讯号路径10的两端分别连接第一接口与第二接口，第一接口为图1实施例的U1接口，第二接口为图1实施例的J75接口。第二讯号路径的第一端连接第三接口，第三讯号路径的第一端连接第四接口，第三接口为图1实施例的U15接口，第四接口为图1实施例的J48接口。
通过两组选择电路，可以实现三组PCIE Gen3通道，分别为U1接口-第一电阻-J75接口、U15接口-第一电容-第一电阻-U1接口、U15接口-第二电容-J48接口。特别说明的是，实际上三组PCIE Gen3通并非同存在，而是依据实际需求，选择U15接口-第一电容-第二电阻-U1接口这一路通道或者U15接口-第二电容-J48接口这一路通道。当所述第一电阻的第一端与所述第二电阻第二端导通时，所述U15接口-第一电容-第二电阻-U1接口(第二讯号路径20)这一路通道导通，当所述第一电容的第一端与所述第二电容的第二端导通时，所述U15接口-第二电容-J48接口这一路通道(第三讯号路径30)导通。
由以上的说明可知，第二电阻的第二端是选择性的与第一电阻的第一端连接，第二电容的第二端是选择性的与第一电容的第一端连接。第一讯号路径、第二讯号路径与第三讯号路径在同一时间内只有两条会导通，亦即第一讯号路径与第二讯号路径或第一讯号路径与第三讯号路径。换句话说，当第二电阻的第二端是选择性的与第一电阻的第一端连接时，第一讯号路径与第二讯号路径导通，当第二电容的第二端是选择性的与第一电容的第一端连接时，第一讯号路径与第三讯号路径导通。
另外特别说明的是，由于第一选择电路使用两个电阻，第二选择电路选择两个电容，在电路布局时，两个电阻或两个电容会发生短桩(Stub)，因此再将上述高速串行计算机扩展总线电路拓扑应用于多层电路板时，需要特别安排换层通孔的位置，以避免两个电容或电阻之间的短桩(Stub)。
如图3所示，为本申请公开的高速串行计算机扩展总线电路拓扑的电容/电阻的布局示意图。由于PCIE Gen3的高速特性，若在走线通道上出现分叉，会造成信号反射从而影响信号品质。因此，对电阻和电容的放置与出线方式要特别设计，避免短桩(Stub)以及尽量减少不耦合的走线长度。考虑到上述三种PCIE Gen3通道是用于不同的系统配置，因此每次两组电容/电阻只会有一组电容/电阻导通，因此只要将一组电容/电阻的通孔打通，所以一组电容/电阻之间可在布局设计时将到通孔(via)重叠设置，且合理安排换层通孔的位置，可避免两个电容或电阻之间的短桩(Stub)。换句话说，第二无源元件(第二电阻)的第二端与第一无源元件(第一电阻)的第一端的通孔(via)是重叠设置。第四无源元件(第二电容)的第二端与第三无源元件(第一电容)的第一端的通孔(via)是重叠设置。电容/电阻的布局设计可以采用相同的布局。
图4与图5为应用了图3的布局示意图。图4为图1中A部分的放大图，绘示了第一讯号路径与第二讯号路径的布局。由图可知，第二电阻的第二端与第一电阻的第一端的通孔(via)是重叠设置。图5为图1中B部分的放大图，绘示了第二讯号路径与第三讯号路径的布局。由图可知，第二电容的第二端与第一电容的第一端的通孔(via)是重叠设置。
在本申请公开的高速串行计算机扩展总线电路拓扑，采用电阻代替PCIE切换芯片，此外，也特别设计了电阻/电容的拓扑布局。本申请公开的高速串行计算机扩展总线电路拓扑其结构简单，由于不需要切换芯片，因此节省了电路的成本。此外，特别设计的电路布局，也节省走线空间。最后，由于采用无源器件取代了切换芯片，也节省了系统功耗。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用于限缩本发明。相反地，此发明涵盖了所属技术领域中的技术人员显而易见的修改与相似设置。所以，权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (6)

1.一种高速串行计算机扩展总线电路拓扑，其特征在于，包括：
第一接口；第二接口；第三接口；第四接口；
第一讯号路径，连接于所述第一接口与所述第二接口之间；
第二讯号路径，连接于所述第一接口与所述第三接口之间；
第三讯号路径，连接于所述第三接口与所述第四接口之间；
第一选择电路，具有第一无源元件与第二无源元件，其中所述第一无源元件设置于所述第一讯号路径上，所述第二无源设置于所述第二讯号路径上；
第二选择电路，具有第三无源元件与第四无源元件，其中所述第三无源元件设置于所述第二讯号路径上，所述第四无源元件设置于所述第三讯号路径上；
其中，所述第一无源元件具有第一端以及第二端，所述第一无源元件的所述第一端与所述第一接口连接，所述第一无源元件的所述第二端与所述第二接口连接，所述第二无源元件具有第一端以及第二端，所述第二无源元件的所述第一端与所述第三无源元件连接，所述第二无源元件的所述第二端与所述第一无源元件的所述第一端连接，所述第三无源元件具有第一端以及第二端，所述第三无源元件的所述第一端与所述第三接口连接，所述第三无源元件的所述第二端与所述第二无源元件的所述第一端连接，所述第四无源元件具有第一端以及第二端，所述第四无源元件的所述第一端与所述第四接口连接，所述第四无源元件的所述第二端与所述第三无源元件的所述第一端连接，当所述第一无源元件的所述第一端与所述第二无源元件的所述第二端导通时，所述第二讯号路径导通，当所述第三无源元件的所述第一端与所述第四无源元件的所述第二端导通时，所述第三讯号路径导通；
其中，所述第一无源元件为电阻，所述第二无源元件为电阻，所述第三无源元件为电容，所述第四无源元件为电容。
2.如权利要求1所述的高速串行计算机扩展总线电路拓扑，其特征在于，所述第一讯号路径与所述第一无源元件是位于电路板的同一层。
3.如权利要求1所述的高速串行计算机扩展总线电路拓扑，其特征在于，所述第二讯号路径、所述第二无源元件与第三无源元件是位于电路板的同一层。
4.如权利要求1所述的高速串行计算机扩展总线电路拓扑，其特征在于，所述第三讯号路径所述与第四无源元件是位于电路板的同一层。
5.如权利要求1所述的高速串行计算机扩展总线电路拓扑，其特征在于，所述第二无源元件的所述第二端与所述第一无源元件的所述第一端的通孔是重叠设置。
6.如权利要求1所述的高速串行计算机扩展总线电路拓扑，其特征在于，所述第四无源元件的所述第二端与所述第三无源元件的所述第一端的通孔是重叠设置。
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