TWI720696B

TWI720696B - 高速串列電腦擴展匯流排電路拓撲

Info

Publication number: TWI720696B
Application number: TW108141993A
Authority: TW
Inventors: 楊蕾; 朱帥鋒
Original assignee: 英業達股份有限公司
Priority date: 2019-11-19
Filing date: 2019-11-19
Publication date: 2021-03-01
Also published as: TW202121188A

Abstract

一種高速串列電腦擴展匯流排電路拓撲包括：第一訊號路徑連接於第一介面與第二介面之間，第二訊號路徑連接於第一介面與第三介面之間，第三訊號路徑連接於第三介面與第四介面之間，第一選擇電路具有第一被動元件與第二被動元件，其中第一被動元件與第二被動元件分別設置於第一訊號路徑與第二訊號路徑上，第二選擇電路具有第三被動元件與第四被動元件，其中第三被動元件與第四被動元件分別設置於第二訊號路徑與第三訊號路徑上。當第一被動元件與第二被動元件導通時第二訊號路徑導通，當第三被動元件與第四被動元件導通時第三訊號路徑導通。

Description

高速串列電腦擴展匯流排電路拓撲

本發明係關於一種電路拓撲，特別係關於一種高速串列電腦擴展匯流排標準的電路拓撲。

PCIExpress(peripheral component interconnect express，PCIE)是一種高速串列電腦擴展匯流排標準，用以取代舊的PCI、PCI-X和AGP匯流排標準。PCIE屬於高速串列點對點雙通道的高頻寬傳輸，所連接的設備分配獨用通道的頻寬，而不共用匯流排頻寬，主要支援主動電源管理、錯誤報告、端對端的可靠性傳輸、熱插拔以及服務品質(Quality Of Service，QOS)等功能。相對傳統的平行匯流排架構來說，PCIE採用多對高速串列匯流排進行點對點的連接，因此可以提供很高的匯流排頻寬。同時由於上層與PCIE的相容性和成熟的技術，在桌上型電腦、筆記本、伺服器等應用中已經成為標準的介面，在需要高速資料交換嵌入式的應用中，PCIE是普及應用的標準之一。PCIE介面依據匯流排位元寬的不同而有所差異，PCIE採用多對高速差分信號傳輸資料。

PCIE目前已發展到第三代，一般稱為PCIE Gen3，其高速通道的拓撲為一對一結構。若通道分叉會造成反射，從而影響信號品質。因此，當PCIE通道需要做多工 (Multiplexing)時，常用的方法是採用PCIE切換晶片，以解決PCIE通道不夠用的問題。但是對於同一MLB(Media Local Bus)根據不同系統組態，對PCIE通道進行不同分配的方案而言，PCIE 切換晶片不僅增加成本，浪費實際電路板(PCB)使用空間，也會增加系統的功耗，在實際晶片功能的使用上也有些浪費。

鑒於上述，如何減輕或消除上述相關領域的缺失，實為有待解決的問題。

依據本發明一實施例的高速串列電腦擴展匯流排電路拓撲，包含：一第一介面；一第二介面；一第三介面；一第四介面；一第一訊號路徑，連接於該第一介面與該第二介面之間；一第二訊號路徑，連接於該第一介面與該第三介面之間；一第三訊號路徑，連接於該第三介面與該第四介面之間；一第一選擇電路，具有一第一被動元件與一第二被動元件，其中該第一被動元件設置於該第一訊號路徑上，該第二被動元件設置於該第二訊號路徑上；以及一第二選擇電路，具有一第三被動元件與一第四被動元件，其中該第三被動元件設置於該第二訊號路徑上，該第四被動元件設置於該第三訊號路徑上，其中，當該第一被動元件的一第一端與該第二被動元件的一第二端導通時，該第二訊號路徑導通，當該第三被動元件的一第一端與該第四被動元件的一第二端導通時，該第三訊號路徑導通。

在本公開的高速串列電腦擴展匯流排電路拓撲，採用被動元件代替PCIE切換晶片，此外，也特別設計了被動元件（電阻/電容）的拓撲佈置。本申請的高速串列電腦擴展匯流排電路拓撲其結構簡單，由於不需要切換晶片，因此節省了電路的成本。此外，特別設計的電路佈置，也節省走線空間。最後，由於採用被動器件取代了切換晶片，也節省了系統功耗。

以上之關於本揭露內容之說明及以下之實施方式之說明係用以示範與解釋本發明之精神與原理，並且提供本發明之專利申請範圍更進一步之解釋。

以下在實施方式中詳細敘述本發明之詳細特徵以及優點，其內容足以使任何熟習相關技藝者了解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。以下之實施例係進一步詳細說明本發明之觀點，但非以任何觀點限制本發明之範疇。

必須瞭解的是，使用在本說明書中的「包含」、「包括」等詞，是用於表示存在特定的技術特徵、數值、方法步驟、作業處理、元件和/或元件，但並不排除可加上更多的技術特徵、數值、方法步驟、作業處理、元件、元件，或以上的任意組合。

本發明中使用如「第一」、「第二」、「第三」等詞是用來修飾請求項中的元件或方法步驟，並非用來表示這些元件或方法步驟之間具有優先權順序、先行關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。

圖1為應用本發明高速串列電腦擴展匯流排電路拓撲的一種實施例。如圖1所示，U1介面是連接到中央處理器的插槽，J75介面則是連接到PCIE插槽，J48介面則是連接到串口硬碟（SATA）的插槽，且此述的U1介面、J75介面及J48介面連接的插槽係如圖1中所示的區域A所圈圍的插槽；U15則有兩種應用，一種是PCH，另一種則是SATA/PCIE，且此述的U15介面連接的插槽係如圖1中所示的區域B所圈圍的插槽。因此在同一個主機板上可以適用於兩種應用，同時不需要PCIE切換晶片。在高速訊號的處理需要對電路有特殊的佈置安排，否則會造成訊號的反射。針對此一問題，本發明的高速串列電腦擴展匯流排電路拓撲使用電容疊加或者電阻疊加的結構，以解決訊號的反射的問題，同時可以有更佳的差分訊號耦合。

圖2為本發明高速串列電腦擴展匯流排電路拓撲的實施例。如圖所示，高速串列電腦擴展匯流排電路拓撲設置有第一訊號路徑10、第二訊號路徑20以及第三訊號路徑30，第一訊號路徑10連接於第一介面T1與第二介面T2之間；第二訊號路徑20連接於第一介面T1與第三介面T3之間；第三訊號路徑30連接於第三介面T3與第四介面T4之間。此外還設置有第一選擇電路40以及第二選擇電路50。第一選擇電路40，具有第一被動元件41與第二被動元件42，其中所述第一被動元件41設置於所述第一訊號路徑10上，所述第一被動元件41具有第一端411與第二端412，所述第二被動42設置於所述第二訊號路徑20上，所述第二被動42具有第一端421與第二端422；第二選擇電路50，具有第三被動元件51與第四被動元件52，其中所述第三被動元件51設置於所述第二訊號路徑20上，第三被動元件51具有第一端511與第二端512，所述第四被動元件52設置於所述第三訊號路徑30上，第四被動元件52具有第一端521與第二端522；其中，當所述第一被動元件41的第一端411與所述第二被動元件42的第二端422導通時，所述第二訊號路徑20導通，當所述第三被動元件51的第一端511與所述第四被動元件52的第二端522導通時，所述第三訊號路徑30導通。

在電路佈置上，第一訊號路徑10與第一被動元件41是位於電路板的同一層，第二訊號路徑20、第二被動元件42與第三被動元件51是位於電路板的同一層，第三訊號路徑30與第四被動元件52是位於電路板的同一層。

更具體而言，第一選擇電路40中的被動元件是電阻，為了描述方便，將上述第一被動元件定義為第一電阻，將上述第二被動元件定義為第二電阻。第二選擇電路50中的被動元件是電容，為了描述方便，將上述第三被動元件定義為第一電容，將上述第四被動元件定義為第二電容。第一選擇電路40具有第一電阻與第二電阻，第二選擇電路50具有第一電容與第二電容，第一電阻配置於第二介面（J75介面）與第一介面（U1介面）之間，意即配置於J75介面與U1介面之間的第一訊號路徑10上，第一電容與第二電阻則配置於第二訊號路徑20上，第二電容則配置於第三訊號路徑30上。第一電阻的第一端與U1介面那一側的第一訊號路徑10連接，第二端與J75介面的那一側的第一訊號路徑10連接。第二電阻的第一端與第一電容的第二端電性連接，第一電容的第一端與U15介面那一側的第二訊號路徑20連接，第二電容的第一端與J48介面那一側的第三訊號路徑30連接。第一訊號路徑10的兩端分別連接第一介面與第二介面，第一介面為圖1實施例的U1介面，第二介面為圖1實施例的J75介面。第二訊號路徑的第一端連接第三介面，第三訊號路徑的第一端連接第四介面，第三介面為圖1實施例的U15介面，第四介面為圖1實施例的J48介面。

藉由兩組選擇電路，可以實現三組PCIE Gen3通道，分別為U1介面-第一電阻-J75介面、U15介面-第一電容-第一電阻-U1介面、U15介面-第二電容-J48介面。需特別說明的是，實際上三組PCIE Gen3通道並非同時存在，而是依據實際需求，選擇U15介面-第一電容-第二電阻-U1介面這一條通道或者U15介面-第二電容-J48介面這一條通道。當所述第一電阻的第一端與所述第二電阻第二端導通時，所述U15介面-第一電容-第二電阻-U1介面（第二訊號路徑20）這一條通道導通，當所述第一電容的第一端與所述第二電容的第二端導通時，所述U15介面-第二電容-J48介面這一條通道（第三訊號路徑30）導通。

由以上的說明可知，第二電阻的第二端是選擇性的與第一電阻的第一端連接，第二電容的第二端是選擇性的與第一電容的第一端連接。第一訊號路徑、第二訊號路徑與第三訊號路徑在同一時間內只有兩條會導通，意即第一訊號路徑與第二訊號路徑，或第一訊號路徑與第三訊號路徑。換句話說，當第二電阻的第二端是選擇性地與第一電阻的第一端連接時，第一訊號路徑與第二訊號路徑導通，當第二電容的第二端是選擇性地與第一電容的第一端連接時，第一訊號路徑與第三訊號路徑導通。

另外需特別說明的是，由於第一選擇電路使用兩個電阻，第二選擇電路選擇兩個電容，在電路佈置時，兩個電阻或兩個電容會發生短線(Stub)，因此再將上述高速串列電腦擴展匯流排電路拓撲應用於多層電路板時，需要特別安排換層通孔的位置，以避免兩個電容或電阻之間的短線(Stub)。

如圖3所示，為本申請公開的高速串列電腦擴展匯流排電路拓撲的電容/電阻的佈置示意圖。由於PCIE Gen3的高速特性，若在走線通道上出現分叉，會造成信號反射從而影響信號品質。因此，對電阻和電容的放置與出線方式要特別設計，避免短線(Stub)以及儘量減少不耦合的走線長度。考慮到上述三種PCIE Gen3通道是用於不同的系統組態，因此每次兩組電容/電阻只會有一組電容/電阻導通，因此只要將一組電容/電阻的通孔打通，所以一組電容/電阻之間可在佈置設計時將到通孔（via）重疊設置，且合適地安排換層通孔的位置，可避免兩個電容或電阻之間的短線(Stub)。換句話說，第二被動元件（第二電阻）的第二端與第一被動元件（第一電阻）的第一端的通孔（via）是重疊設置。第四被動元件（第二電容）的第二端與第三被動元件（第一電容）的第一端的通孔（via）是重疊設置。電容/電阻的佈置設計可以採用相同的佈置。

圖4與圖5為應用了圖3的佈置示意圖。圖4為圖1中A部分的放大圖，繪示了第一訊號路徑與第二訊號路徑的佈置。由圖可知，第二電阻的第二端與第一電阻的第一端的通孔（via）是重疊設置。圖5為圖1中B部分的放大圖，繪示了第二訊號路徑與第三訊號路徑的佈置。由圖可知，第二電容的第二端與第一電容的第一端的通孔（via）是重疊設置。

在本發明的高速串列電腦擴展匯流排電路拓撲，採用電阻代替PCIE切換晶片，此外，也特別設計了電阻/電容的拓撲佈置。本申請公開的高速串列電腦擴展匯流排電路拓撲其結構簡單，由於不需要切換晶片，因此節省了電路的成本。此外，特別設計的電路佈置，也節省走線空間。最後，由於採用被動器件取代了切換晶片，也節省了系統功耗。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。在不脫離本發明之精神和範圍內，所為之更動與潤飾，均屬本發明之專利保護範圍。關於本發明所界定之保護範圍請參考所附之申請專利範圍。

U1、U15、J75、J48、J75:介面

A、B:區域

T1:第一介面

T2:第二介面

T3:第三介面

T4:第四介面

10:第一訊號路徑

20:第二訊號路徑

30:第三訊號路徑

40:第一選擇電路

50:第二選擇電路

41:第一被動元件

411:第一端

412:第二端

42:第二被動元件

421:第一端

422:第二端

51:第三被動元件

511:第一端

512:第二端

52:第四被動元件

521:第一端

522:第二端

圖1為應用本發明高速串列電腦擴展匯流排電路拓撲的一種實施例。圖2為本發明高速串列電腦擴展匯流排電路拓撲的實施例。圖3為本發明的高速串列電腦擴展匯流排電路拓撲的電容/電阻的佈置示意圖。圖4為應用了圖3的電容/電阻佈置的佈置示意圖。圖5為應用了圖3的電容/電阻佈置的佈置示意圖。