CN110838514A - 一种半导体器件的外延结构及其制备方法、半导体器件 - Google Patents
一种半导体器件的外延结构及其制备方法、半导体器件 Download PDFInfo
- Publication number
- CN110838514A CN110838514A CN201810943230.XA CN201810943230A CN110838514A CN 110838514 A CN110838514 A CN 110838514A CN 201810943230 A CN201810943230 A CN 201810943230A CN 110838514 A CN110838514 A CN 110838514A
- Authority
- CN
- China
- Prior art keywords
- layer
- doping concentration
- barrier layer
- semiconductor device
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000002360 preparation method Methods 0.000 title abstract description 13
- 230000004888 barrier function Effects 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 125000004432 carbon atom Chemical group C* 0.000 claims abstract description 60
- 230000005533 two-dimensional electron gas Effects 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 22
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 22
- 230000006911 nucleation Effects 0.000 claims description 15
- 238000010899 nucleation Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 229910021478 group 5 element Inorganic materials 0.000 claims description 8
- 230000007547 defect Effects 0.000 abstract description 6
- 239000000463 material Substances 0.000 description 26
- 239000012535 impurity Substances 0.000 description 21
- 229910002704 AlGaN Inorganic materials 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 230000005516 deep trap Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910003327 LiNbO3 Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910001404 rare earth metal oxide Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 229910017083 AlN Inorganic materials 0.000 description 1
- 208000032750 Device leakage Diseases 0.000 description 1
- -1 GaN Chemical class 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000003877 atomic layer epitaxy Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000004050 hot filament vapor deposition Methods 0.000 description 1
- 238000002365 hybrid physical--chemical vapour deposition Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000000962 organic group Chemical group 0.000 description 1
- 150000002902 organometallic compounds Chemical class 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明实施例公开了一种半导体器件的外延结构及其制备方法、半导体器件，半导体器件的外延结构包括衬底基板；位于衬底基板一侧的缓冲层；位于缓冲层远离衬底基板一侧的沟道层，沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm‑3；位于沟道层远离缓冲层一侧的势垒层，势垒层与沟道层之间形成有二维电子气，其中，势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm‑3。采用上述技术方案，通过合理设置沟道层和势垒层中碳原子的掺杂浓度，保证沟道层和势垒层中不会形成深能级缺陷，半导体器件的饱和电流输出效率正常，不会引起电流崩坍现象。
Description
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的外延结构及其制备方法、半导体器件。
背景技术
半导体材料GaN由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，比Si和GaAs更适合于制备高温、高频、高压和大功率器件。但是GaN电子器件一直存在电流崩塌现象，即器件在高频信号下工作时，会出现漏极电流降低的现象。
造成这一现象的原因，一部分是由于器件表面态的影响，另一部分是受到器件外延层中深能级缺陷的影响。表面态可以通过钝化工艺来降低甚至去除，但是器件外延层中的深能级缺陷往往不可避免，在GaN HEMT器件中，外延层中深能级缺陷会降低器件的饱和电流和输出功率，引起电流崩塌现象。
发明内容
有鉴于此，本发明实施例提供一种半导体器件的外延结构及其制备方法、半导体器件，以解决现有技术中GaN半导体器件的外延结构中存在深能级缺陷的技术问题。
第一方面，本发明实施例提供了一种半导体器件的外延结构，包括：
衬底基板；
位于所述衬底基板一侧的缓冲层；
位于所述缓冲层远离所述衬底基板一侧的沟道层，其中，所述沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3；
位于所述沟道层远离所述缓冲层一侧的势垒层，所述势垒层与所述沟道层之间形成有二维电子气，其中，所述势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
可选的，所述缓冲层中碳原子的掺杂浓度为C3，且所述缓冲层中碳原子的掺杂浓度C3大于所述沟道层中碳原子的掺杂浓度C1。
可选的，所述缓冲层中碳原子的掺杂浓度C3大于所述势垒层中碳原子的掺杂浓度C2。
可选的，所述沟道层和势垒层中还掺杂有氧原子，其中所述沟道层中氧原子的掺杂浓度小于碳原子的掺杂浓度；所述势垒层中氧原子的掺杂浓度小于碳原子的掺杂浓度。
可选的，所述缓冲层中碳原子的掺杂浓度为C3，1*1017cm-3≤C3≤2*1020cm-3。
可选的，所述半导体器件的外延结构还包括:
位于所述衬底基板与所述缓冲层之间的成核层；
位于所述势垒层远离所述沟道层一侧的帽层。
第二方面，本发明实施例还提供了一种半导体器件的外延结构的制备方法，包括：
提供一衬底基板；
在所述衬底基板一侧制备缓冲层；
在所述缓冲层远离所述衬底基板的一侧制备沟道层，其中，所述沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3；
在所述沟道层远离所述缓冲层的一侧制备势垒层，所述势垒层与所述沟道层之间形成有二维电子气，其中，所述势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
可选的，在所述缓冲层远离所述衬底基板的一侧制备沟道层，包括：
在第一预设温度、第一预设压力下，在所述缓冲层远离所述衬底基板的一侧制备沟道层；
其中，所述第一预设温度的范围为1000-1100℃，所述第一预设压力的范围为200-400mbar。
可选的，在所述沟道层远离所述缓冲层的一侧制备势垒层，包括：
在第二预设的温度、第二预设压力下，在所述沟道层远离所述缓冲层的一侧制备势垒层；
其中，所述第二预设温度大于所述第一预设温度，所述第二预设温度的范围为1000-1100℃，所述第二预设压力的范围为100-200mbar。
可选的，所述势垒层的材料包括Ⅴ族元素和Ⅲ族元素，其中，所述Ⅴ族元素和所述Ⅲ族元素之间的摩尔比值范围为1000-3000。
可选的，所述衬底基板一侧制备缓冲层，包括：
在第三预设温度、第三预设压力下，在所述衬底基板一侧制备缓冲层；
其中，所述第三预设温度的范围为1000-1100℃，所述第三预设压力的范围为50-200mbar。
可选的，在所述衬底基板一侧制备缓冲层之前，还包括：
在所述衬底基板一侧制备成核层；
在所述沟道层远离所述缓冲层的一侧制备势垒层之后，还包括：
在所述势垒层远离所述沟道层的一侧制备帽层。
第三方面，本发明实施例还提供了一种半导体器件，包括第一方面提供的半导体器件的外延结构，还包括源极、栅极和漏极。
本发明实施例提供的半导体器件的外延结构及其制备方法、半导体器件，沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3；势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3，通过合理设置沟道层和势垒层中碳原子的掺杂浓度，保证沟道层和势垒层中不会形成深能级缺陷，不会降低半导体器件的饱和电流输出效率，不会引起电流崩坍现象，保证半导体器件性能稳定。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图；
图2是本发明实施例提供的另一种半导体器件的外延结构的结构示意图；
图3是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图；
图4是本发明实施例提供的一种半导体器件的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1是本发明实施例提供的一种半导体器件的外延结构的结构示意图，如图1所示，本发明实施例提供的半导体器件的外延结构可以包括：
衬底基板11；
位于衬底基板11一侧的缓冲层12；
位于缓冲层12远离衬底基板11一侧的沟道层13，其中，沟道层13中碳原子的掺杂浓度为C1，C1<1*1017cm-3；
位于沟道层13远离缓冲层12一侧的势垒层14，势垒层14与沟道层13之间形成有二维电子气，其中，势垒层14中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
示例性的，衬底11可以是由蓝宝石、Si、SOI、SiC、GaN、AlN、LiNbO3、稀土氧化物或者本领域的技术人员公知的任何其它适合生长氮化物的材料所制成。
缓冲层12位于衬底11一侧，缓冲层12的制备材料可以包括氮化物，例如，包括GaN、AlN、InAlN、AlGaN、InAlGaN或其它半导体材料中的至少一种材料；可选的，缓冲层12可以由GaN制成。在垂直衬底基板11的方向上，缓冲层12的厚度可以保持在0.5μm-2μm之间。
沟道层13位于缓冲层12远离衬底基板11的一侧，沟道层13可以提供二维电子气(Two Dimensional Electron Gas，2DEG)运动的沟道。沟道层13的制备材料可以包括氮化物，例如，包括GaN、AlN、InAlN、AlGaN、InAlGaN或其它半导体材料中的至少一种材料；可选的，沟道层13可以由GaN制成。可选的，在垂直衬底基板11的方向上，沟道层13的厚度可以保持在0.1μm-0.5μm之间。
势垒层14位于沟道层13远离缓冲层12的一侧，势垒层14与沟道层13之间形成有2DEG。势垒层14的制备材料可以包括氮化物，例如，包括AlN、InAlN、AlGaN、InAlGaN或其它半导体材料中的至少一种材料；可选的，势垒层14可以由AlGaN制成，其中Al组分的含量在20％-30％之间。可选的，在垂直衬底基板11的方向上，势垒层14的厚度可以保持在10nm-30nm之间。
示例性的，氮化物器件，例如GaN，其外延层通常使用金属有机化合物化学气相沉淀(Metal-organic Chemical Vapor Deposition，MOCVD)生长获得，该方法使用的金属有机物源中带有较多的含C有机基团。C在GaN中为两性杂质，既可取代Ga原子的位置成为施主杂质，也可取代N原子的位置成为受主杂质。利用C杂质的这种性质，通过自补偿效应，可以获得高阻GaN。但是在GaN中引入C杂质后，在GaN中形成深能级陷阱，容易捕获电子，引起电流崩塌现象。
因此，需要合理设置沟道层13和势垒层14中碳原子的含量，避免在沟道层13和势垒层14中形成深能级陷阱。本发明实施例设置沟道层13中碳原子的掺杂浓度为C1，C1<1*1017cm-3；势垒层14中碳原子的掺杂浓度为C2，C2<1*1017cm-3。通过合理设置沟道层13和势垒层14中碳原子的掺杂浓度，保证沟道层13和势垒层14中不会形成深能级缺陷，不会降低半导体器件的饱和电流输出效率，不会引起电流崩坍现象，保证半导体器件性能稳定。
本发明实施例提供的半导体器件的外延结构，通过合理设置沟道层和势垒层中碳原子好氧原子的掺杂浓度，保证沟道层和势垒层中不会形成深能级缺陷，保证半导体器件性能稳定。
示例性的，在氮化物器件，例如GaN HEMT结构中，为了获得较低的器件漏电和较好的夹断特性，往往需要缓冲层12为高阻，因此，本发明实施例中，设置缓冲层12中碳原子的掺杂浓度为C3，缓冲层12中碳原子的掺杂浓度C3大于沟道层13中碳原子的掺杂浓度C1，保证缓冲层12为高阻，且保证沟道层13中不会形成深能级缺陷，饱和电流输出效率正常。
同样的，还可以设置缓冲层12中碳原子的掺杂浓度C3大于势垒层14中碳原子的掺杂浓度C2，既可以保证缓冲层12为高阻，且保证势垒层14中不会形成深能级缺陷，饱和电流输出效率正常。
可选的，缓冲层12中碳原子的掺杂浓度为C3，其中，1*1017cm-3≤C3≤2*1020cm-3。如此设置缓冲层12中的碳原子的掺杂浓度，可以保证缓冲层12的电阻率大于1*106Ω·cm。因为C在GaN中为两性杂质，既可取代Ga原子的位置成为施主杂质，也可取代N原子的位置成为受主杂质。利用C杂质的这种性质，通过自补偿效应，可以获得高阻GaN，保证半导体器件具备较低的漏电和较好的夹断特性。
可选的，由于氮化物，例如GaN，其外延层通常使用MOCVD生长获得，在MOCVD维护过程中，反应腔不可避免的会暴露在空气中，就会有氧残留在反应腔内，同时气源中也存在氧杂质，这样就导致生长的GaN中存在氧杂质，O在GaN中为施主杂质，这样就导致GaN呈现弱n型。如果势垒层和沟道层中O杂质含量较高，O杂质产生的电离杂质会对二维电子气产生散射作用，降低二维电子气的迁移率，影响器件性能。
因此，需要合理设置沟道层13和势垒层14中氧原子的含量，避免过多的O杂质产生的电离杂质对2DEG产生散射作用而降低2DEG的迁移率。本发明实施例中设置沟道层13中氧原子的掺杂浓度为C4，C4<1*1017cm-3；势垒层14中氧原子的掺杂浓度为C5，C5<1*1017cm-3，通过合理设置沟道层13和势垒层14中氧原子的掺杂浓度，降低氧原子电离产生的杂质对2DEG产生散射作用，保证2DEG的迁移率正常，保证半导体器件性能稳定。
可选的，沟道层13中氧原子的掺杂浓度C4小于碳原子的掺杂浓度C1；势垒层14中氧原子的掺杂浓度C5小于碳原子的掺杂浓度C2，如此既可以保证半导体性能稳定，同时保证沟道层13和势垒层14的制备工艺与现有工艺匹配，保证沟道层13与势垒层14制备工艺简单。
可选的，由于沟道层13位于缓冲层12远离衬底基板11的一侧，为了避免缓冲层12中的氧原子对沟道层13与势垒层14之间的2DEG造成散射作用，需要合理设置缓冲层12中的氧原子含。具体的，缓冲层12中氧原子的掺杂浓度为C6，C6<1*1017cm-3，如此保证缓冲层12中的氧原子不会对沟道层13与势垒层14之间的2DEG造成散射作用，保证半导体器件性能稳定。
图2是本发明实施例提供的另一种半导体器件的外延结构的结构示意图，如图2所示，本发明实施例提供的半导体器件的外延结构还可以包括成核层15和帽层16。
具体的，成核层15位于衬底基板11与缓冲层12之间，成核层15随着不同的衬底基板11的材料而变化，用于影响异质结结构的晶体质量、表面形貌以及电学性质等参数，进而起到匹配衬底基板11的材料和异质结结构中的半导体材料层的作用。成核层15的制备材料可以包括GaN、AlN、AlGaN或其它半导体材料中的至少一种材料。可选地，成核层15的厚度可以保持在在10nm-200nm之间。
帽层16位于势垒层14远离沟道层13的一侧，帽层16可以为用于钝化势垒层14表面、降低栅漏电流并且使金属/半导体欧姆接触变得容易的钝化层。可选的，在垂直衬底基板11的方向上，帽层16的厚度可以保持在1nm-10nm之间，帽层16的制备材料可以包括GaN、AlN、AlGaN或其它半导体材料中的至少一种材料。
可选的，由于帽层16位于势垒层14远离沟道层13的一侧，为了避免帽层16中的碳原子和氧原子对势垒层14造成影响，设置帽层16中碳原子掺杂浓度可以小于1*1017cm-3；氧原子的掺杂浓度可以小于1*1017cm-3，保证势垒层14中碳原子掺杂浓度和氧原子掺杂浓度稳定，保证半导体器件性能稳定。
图3是本发明实施例提供的一种半导体器件的外延结构的制备方法的流程示意图，如图3所示，本发明实施例提供的半导体器件的外延结构的制备方法可以包括：
S110、提供一衬底基板。
示例性的，衬底基板的材料可以是由蓝宝石、Si、SOI、SiC、GaN、AlN、LiNbO3、稀土氧化物或者本领域的技术人员公知的任何其它适合生长氮化物的材料所制成。衬底基板11的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底基板一侧制备缓冲层。
示例性的，可以采用MOCVD工艺，在衬底基板一侧制备缓冲层，缓冲层的制备材料可以包括氮化物，例如，包括GaN、AlN、InAlN、AlGaN、InAlGaN或其它半导体材料中的至少一种材料。
S130、在所述缓冲层远离所述衬底基板的一侧制备沟道层，其中，所述沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3。
示例性的，可以采用MOCVD工艺，在缓冲层远离衬底基板的一侧制备沟道层，保证沟道层中碳原子的掺杂浓度小于1*1017cm-3。
S140、在所述沟道层远离所述缓冲层的一侧制备势垒层，所述势垒层与所述沟道层之间形成有二维电子气，其中，所述势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
示例性的，可以采用MOCVD工艺，在沟道层远离缓冲层的一侧制备势垒层，保证势垒层中碳原子的掺杂浓度小于1*1017cm-3。
本发明实施例提供的半导体器件的外延结构的制备方法，通过合理设置沟道层和势垒层中碳原子的掺杂浓度，保证沟道层和势垒层中不会形成深能级缺陷，不会降低半导体器件的饱和电流输出效率，不会引起电流崩坍现象，保证半导体器件性能稳定。
可选的，在所述缓冲层远离所述衬底基板的一侧制备沟道层，可以包括：
在第一预设温度、第一预设压力下，在所述缓冲层远离所述衬底基板的一侧制备沟道层；
其中，所述第一预设温度的范围为1000-1100℃，所述第一预设压力的范围为200-400mbar。
示例性的，在1000-1100℃的温度范围内，200-400mbar的压力范围内制备沟道层，可以保证沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3。
可选的，在所述沟道层远离所述缓冲层的一侧制备势垒层，可以包括：
在第二预设的温度、第二预设压力下，在所述沟道层远离所述缓冲层的一侧制备势垒层；
其中，所述第二预设温度大于所述第一预设温度，所述第二预设温度的范围为1000-1100℃，所述第二预设压力的范围为100-200mbar。
示例性的，在1000-1100℃的温度范围内，100-200mbar的压力范围内制备势垒层，可以保证势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
可选的，所述势垒层的材料可以包括Ⅴ族元素和Ⅲ族元素，其中，所述Ⅴ族元素和所述Ⅲ族元素之间的摩尔比值范围为1000-3000。例如，势垒层中的Ⅴ族元素可以包括N元素，Ⅲ族元素可以包括Ga元素和Al元素，控制Ⅴ族元素和Ⅲ族元素之间的摩尔比值范围为1000-3000，保证势垒层中碳原子的掺杂浓度小于1*1017cm-3。
可选的，在所述衬底基板一侧制备缓冲层，可以包括：
在第三预设温度、第三预设压力下，在所述衬底基板一侧制备缓冲层；
其中，所述第三预设温度的范围为1000-1100℃，所述第三预设压力的范围为50-200mbar。
示例性的，在1000-1100℃的温度范围内，50-200mbar的压力范围内制备缓冲层，可以保证缓冲层中碳原子的掺杂浓度为C3，1*1017cm-3≤C3≤2*1020cm-3。
可选的，本发明实施例提供的半导体器件的外延结构的制备方法，在所述衬底基板一侧制备缓冲层之前，还可以包括：
在所述衬底基板一侧制备成核层；
在所述沟道层远离所述缓冲层的一侧制备势垒层之后，还可以包括：
在所述势垒层远离所述沟道层的一侧制备帽层。
示例性的，可以采用MOCVD工艺在衬底基板一侧制备成核层，成核层的制备材料可以包括GaN、AlN、AlGaN或其它半导体材料中的至少一种材料。可选地，成核层的厚度可以保持在在10nm-200nm之间。
同样可以采用MOCVD工艺制备帽层，帽层的厚度可以保持在1nm-10nm之间，帽层的制备材料可以包括GaN、AlN、AlGaN或其它半导体材料中的至少一种材料。
接下来，以一种半导体器件的外延结构的制备方法为例，详细说明本发明实施例提供的半导体器件的具体制备流程：
提供4H-SiC衬底基板，在H2环境中升温至1100℃，对衬底基板进行热处理10min。
然后在1100℃温度下、100mbar压力下，Al源和N源的流量分别为14.5μmol/l和45mmol/l，在衬底基板的一侧生长厚度100nm的AlN成核层。
紧接着，将温度降低至1050℃，在100mbar压力下，在AlN成核层远离衬底基板一侧生长厚度1.5μm的C掺杂的缓冲层，Ga源和N源流量分别为252μmol/min和76mmol/min。生长压力越低，越有利于C杂质并入GaN晶格中，在此情况下，缓冲层中C浓度为2*1018cm-3左右，电阻率大于1*106Ω·cm。
另外，生长完缓冲层后，在1050℃温度下、300mbar压力下，在位于缓冲层远离衬底基板一侧形成沟道层，控制Ga源和N源的流量分别为90μmol/min和95mmol/min。在此情况下，沟道层中C浓度低于1*1017cm-3，O浓度含量低于1*1017cm-3，且O的浓度低于C的浓度，沟道层的电阻率为3Ω·cm左右。
沟道层生长完后，关闭Ga源，保持N源的供应，生长压力降低至150mbar，温度设置为1050℃-1080℃(高于沟道层温度)，打开Ga源和Al源，生长厚度为30nm，Al组分为25％的势垒层。Ga源、Al源和N源的流量分别为61μmol/min、22μmol/min和95mmol/min，在此情况下，Ⅴ族源和Ⅲ族源的比值为1145，势垒层中C浓度低于1*1017cm-3，O浓度含量在低于1*1017cm-3，且O的浓度低于C的浓度，我们发现，只要将Ⅴ族源和Ⅲ族源的比值保持在1000-3000之间即可达到上述要求。
势垒层生长结束后，关闭Al源，保持Ga源和N源的通入，在相同温度和压强条件下生长厚度为5nm的帽层，在此情况下，帽层中C杂质浓度低于1*1017cm-3，O浓度含量低于1*1017cm-3，且O的浓度低于C的浓度。
帽层生长结束后，关闭Ga源，保持NH3通入，在NH3气氛中降温，最终得到半导体器件的外延结构。
采用上述制备方法制备得到的半导体器件的外延结构，沟道层和势垒层中碳原子掺杂浓度合理，保证沟道层和势垒层中不会形成深能级缺陷，不会降低半导体器件的饱和电流输出效率，不会引起电流崩坍现象，保证半导体器件性能稳定；同时，沟道层和势垒层中氧原子掺杂浓度合理，可以降低氧原子电离产生的杂质对二维电子气产生的散射作用，保证二维电子气迁移率正常，保证保证半导体器件性能稳定。
可选的，本发明实施例还提供的了一种半导体器件，如4所示，包括本发明实施例提供的半导体器件的外延结构，还可以包括包括位于帽层16远离衬底基板11一侧的源极171、栅极172和漏极173，其中栅极172位于源极171和漏极173之间。可选的，源极171、漏极173与势垒层14形成欧姆接触，栅极172与势垒层14形成肖特基接触。可选的，源极171和漏极173的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极172的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。可选的，栅极172的形状可以为矩形，如图4所示；还可以为T型(图中未示出)，即栅极172的部分位于势垒层14中，保证栅极172与势垒层14的肖特基接触良好。
本发明实施例提供的半导体器件，包括本发明实施例提供的半导体器件的外延结构的相应功能和有益效果，这里不再赘述。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (13)
1.一种半导体器件的外延结构，其特征在于，包括：
衬底基板；
位于所述衬底基板一侧的缓冲层；
位于所述缓冲层远离所述衬底基板一侧的沟道层，其中，所述沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3；
位于所述沟道层远离所述缓冲层一侧的势垒层，所述势垒层与所述沟道层之间形成有二维电子气，其中，所述势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
2.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述缓冲层中碳原子的掺杂浓度为C3，且所述缓冲层中碳原子的掺杂浓度C3大于所述沟道层中碳原子的掺杂浓度C1。
3.根据权利要求2所述的半导体器件的外延结构，其特征在于，所述缓冲层中碳原子的掺杂浓度C3大于所述势垒层中碳原子的掺杂浓度C2。
4.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述沟道层和势垒层中还掺杂有氧原子，其中所述沟道层中氧原子的掺杂浓度小于碳原子的掺杂浓度；所述势垒层中氧原子的掺杂浓度小于碳原子的掺杂浓度。
5.根据权利要求2或3所述的半导体器件的外延结构，其特征在于，所述缓冲层中碳原子的掺杂浓度范围为C3，1*1017cm-3≤C3≤2*1020cm-3。
6.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述半导体器件的外延结构还包括:
位于所述衬底基板与所述缓冲层之间的成核层；
位于所述势垒层远离所述沟道层一侧的帽层。
7.一种半导体器件的外延结构的制备方法，其特征在于，包括：
提供一衬底基板；
在所述衬底基板一侧制备缓冲层；
在所述缓冲层远离所述衬底基板的一侧制备沟道层，其中，所述沟道层中碳原子的掺杂浓度为C1，C1<1*1017cm-3；
在所述沟道层远离所述缓冲层的一侧制备势垒层，所述势垒层与所述沟道层之间形成有二维电子气，其中，所述势垒层中碳原子的掺杂浓度为C2，C2<1*1017cm-3。
8.根据权利要求7所述的制备方法，其特征在于，在所述缓冲层远离所述衬底基板的一侧制备沟道层，包括：
在第一预设温度、第一预设压力下，在所述缓冲层远离所述衬底基板的一侧制备沟道层；
其中，所述第一预设温度的范围为1000-1100℃，所述第一预设压力的范围为200-400mbar。
9.根据权利要求8所述的制备方法，其特征在于，在所述沟道层远离所述缓冲层的一侧制备势垒层，包括：
在第二预设的温度、第二预设压力下，在所述沟道层远离所述缓冲层的一侧制备势垒层；
其中，所述第二预设温度大于所述第一预设温度，所述第二预设温度的范围为1000-1100℃，所述第二预设压力的范围为100-200mbar。
10.根据权利要求7所述的制备方法，其特征在于，所述势垒层的材料包括Ⅴ族元素和Ⅲ族元素，其中，所述Ⅴ族元素和所述Ⅲ族元素之间的摩尔比值范围为1000-3000。
11.根据权利要求7所述的制备方法，其特征在于，在所述衬底基板一侧制备缓冲层，包括：
在第三预设温度、第三预设压力下，在所述衬底基板一侧制备缓冲层；
其中，所述第三预设温度的范围为1000-1100℃，所述第三预设压力的范围为50-200mbar。
12.根据权利要求7所述的制备方法，其特征在于，在所述衬底基板一侧制备缓冲层之前，还包括：
在所述衬底基板一侧制备成核层；
在所述沟道层远离所述缓冲层的一侧制备势垒层之后，还包括：
在所述势垒层远离所述沟道层的一侧制备帽层。
13.一种半导体器件，其特征在于，包括权利要求1-6任一项所述的半导体器件的外延结构，还包括位于所述外延结构一侧的源极、栅极和漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810943230.XA CN110838514B (zh) | 2018-08-17 | 2018-08-17 | 一种半导体器件的外延结构及其制备方法、半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810943230.XA CN110838514B (zh) | 2018-08-17 | 2018-08-17 | 一种半导体器件的外延结构及其制备方法、半导体器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110838514A true CN110838514A (zh) | 2020-02-25 |
| CN110838514B CN110838514B (zh) | 2022-07-22 |
Family
ID=69573769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810943230.XA Active CN110838514B (zh) | 2018-08-17 | 2018-08-17 | 一种半导体器件的外延结构及其制备方法、半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110838514B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022068256A1 (zh) * | 2020-09-30 | 2022-04-07 | 苏州能讯高能半导体有限公司 | 半导体器件的外延结构及其制备方法 |
| WO2022135403A1 (zh) * | 2020-12-24 | 2022-06-30 | 苏州能讯高能半导体有限公司 | 半导体器件的外延结构、器件及外延结构的制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035065A (ja) * | 2009-07-30 | 2011-02-17 | Hitachi Cable Ltd | 半導体装置 |
| CN103190042A (zh) * | 2010-11-05 | 2013-07-03 | 住友电气工业株式会社 | Iii族氮化物半导体元件、制造iii族氮化物半导体元件的方法及外延基板 |
-
2018
- 2018-08-17 CN CN201810943230.XA patent/CN110838514B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011035065A (ja) * | 2009-07-30 | 2011-02-17 | Hitachi Cable Ltd | 半導体装置 |
| CN103190042A (zh) * | 2010-11-05 | 2013-07-03 | 住友电气工业株式会社 | Iii族氮化物半导体元件、制造iii族氮化物半导体元件的方法及外延基板 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022068256A1 (zh) * | 2020-09-30 | 2022-04-07 | 苏州能讯高能半导体有限公司 | 半导体器件的外延结构及其制备方法 |
| WO2022135403A1 (zh) * | 2020-12-24 | 2022-06-30 | 苏州能讯高能半导体有限公司 | 半导体器件的外延结构、器件及外延结构的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110838514B (zh) | 2022-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11038047B2 (en) | Normally-off HEMT transistor with selective generation of 2DEG channel, and manufacturing method thereof | |
| US7456443B2 (en) | Transistors having buried n-type and p-type regions beneath the source region | |
| US8569800B2 (en) | Field effect transistor | |
| US7709859B2 (en) | Cap layers including aluminum nitride for nitride-based transistors | |
| TW552712B (en) | Insulating gate AlGaN/GaN HEMT | |
| US10629720B2 (en) | Layered vertical field effect transistor and methods of fabrication | |
| JP2007165431A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| JP6896063B2 (ja) | イオン注入を用いた高抵抗窒化物バッファ層の半導体材料成長 | |
| JP2011166067A (ja) | 窒化物半導体装置 | |
| US7750351B2 (en) | Epitaxial substrate for field effect transistor | |
| JP2016100471A (ja) | 半導体装置及び半導体装置の製造方法 | |
| CN110838514B (zh) | 一种半导体器件的外延结构及其制备方法、半导体器件 | |
| JP5746927B2 (ja) | 半導体基板、半導体デバイスおよび半導体基板の製造方法 | |
| CN114121656B (zh) | 一种基于硅衬底的新型hemt器件的制备方法及器件 | |
| US11588096B2 (en) | Method to achieve active p-type layer/layers in III-nitrtde epitaxial or device structures having buried p-type layers | |
| CN106910770B (zh) | 氮化镓基反相器芯片及其形成方法 | |
| CN109599437A (zh) | 基于InGaN双沟道异质结构的高电子迁移率晶体管及其制备方法 | |
| JP2012009501A (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP2012004513A (ja) | 半導体基板の製造方法および半導体装置の製造方法 | |
| JP2007234986A (ja) | ＡｌＮ障壁層を有するＧａＮ系電界効果トランジスタ、及びそのような電界効果トランジスタの製造方法 | |
| JP2013187461A (ja) | 半導体素子およびその製造方法 | |
| JP2009231302A (ja) | 窒化物半導体結晶薄膜およびその作製方法、半導体装置およびその製造方法 | |
| Aidam et al. | Mbe of iii-nitride semiconductors for electronic devices | |
| Sun et al. | GaN/SiC Epitaxial Growth for High Power and High Switching Speed Device Applications | |
| CN118039673A (zh) | 一种极化掺杂的垂直型超宽禁带功率器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |