CN110838328A - 一种存储器的擦除方法和系统 - Google Patents
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Abstract
本发明公开了一种存储器的擦除方法和系统。存储器的擦除方法包括以下步骤：擦除时序C1时向存储单元施加脉冲擦除电压；校验时序Y1时向存储单元施加校验电压；若校验失败，在擦除时序C1后则再次向存储单元施加具有增幅Dvers的脉冲擦除电压以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。存储器的擦除方法和系统具有提高存储器寿命的优点。
Description
技术领域
本发明实施例涉及存储器技术领域，尤其涉及一种存储器的擦除方法和系统。
背景技术
存储器时一种在编程时必须用到的元件，如Nand flash存储器，Nand flash存储器是一种非易失存储器，具有改写速度快，存储容量大等优点。而Nand flash存储器擦除操作时，会发生校验失败，每次校验失败后，就需要增加擦除电压的幅值。现有技术中，每次擦除失败，擦除电压增大的幅值和擦除时间都是相等的，在擦除电压接近擦除阈值时，再次增加擦除电压后，会造成擦除电压给存储器的存储单元提供的能量大很多的情形，会对存储单元的穿隧氧化膜造成影响，减小存储器的寿命。
因此，如何增加存储器的寿命，就成了存储器技术领域的需求。
发明内容
本发明提供一种存储器的擦除方法和系统，以解决存储器在擦除时寿命降低的技术问题。
第一方面，本发明实施例提供了一种存储器的擦除方法，其包括以下步骤：擦除时序C1时向存储单元施加脉冲擦除电压；校验时序Y1时向存储单元施加校验电压；若校验失败，在擦除时序C1后则再次向存储单元施加具有增幅Dvers的脉冲擦除电压以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。
优选地，所述擦除时序C1时向存储单元施加脉冲擦除电压时脉冲擦除电压的幅值为Vers，第n次向存储单元施加脉冲擦除电压时，所述脉冲擦除电压的幅值为Vers+(n-1)Dvers，其中n为正整数，且n≥1，随着擦除次数n的按阶段增大，脉冲宽度T减小。
优选地，具有增幅的脉冲擦除电压的脉冲宽度T包括第一脉冲宽度T1和第二脉冲宽度T2，当擦除次数n≤m1时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第一脉冲宽度T1，当擦除次数n＞m1时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第二脉冲宽度T2，第一脉冲宽度T1大于第二脉冲宽度T2，m1为擦除次数的第一阈值。
优选地，有增幅的脉冲擦除电压的脉冲宽度T还包括第三脉冲宽度T3，当m1＜当擦除次数n≤m2时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第二脉冲宽度T2，当擦除次数n＞m2时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第三脉冲宽度T3，第二脉冲宽度T2大于第三脉冲宽度T3，m2为擦除次数的第二阈值。
优选地，所述m1＝2，所述m2＝3。
优选地，擦除时序C1时，对所有字线施加第一电压，对存储单元的衬底施加脉冲擦除电压。
优选地，所述脉冲擦除电压的范围是18V～24V。
优选地，校验时序Y1时，对所有字线施加校验电压，将所有位线预充到预充电电压；接着对所有位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压都低于所述第一判定电压，则表示校验成功可以结束操作，反之，表示校验失败需再次对存储器进行擦除并进行校验。
优选地，所述校验电压的范围是0V～1V，所述预充电电压的范围是1v～1.2v。
第二方面，本发明还提供一种存储器的擦除系统，存储器的擦除系统包括：擦除模块，用于擦除时序C1时向存储单元施加脉冲擦除电压；校验模块，用于校验时序Y1时向存储单元施加校验电压；若校验失败，在擦除时序C1后则擦除模块再次向存储单元施加具有增幅Dvers的脉冲擦除电压，校验模块以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。
与现有技术相比，本发明通过提供一种存储器的擦除方法和系统，在校验失败后，再次向存储单元施加具有增幅的脉冲擦除电压以再次进行校验，随着擦除次数的增加，脉冲擦除电压逐渐增大，具有增幅的脉冲擦除电压的脉冲宽度T却减小，即使脉冲擦除电压的幅值超过擦除阈值，脉冲擦除电压对存储单元的能量提供也不会超过存储单元的需求很多，从而不会对存储单元的穿隧氧化膜造成影响，减小过渡擦除效应，提高了存储器的存储单元的寿命，由于脉冲擦除电压开始也是大的，也保证了擦除的速度，提高了擦除效率。
附图说明
图1为本发明实施例A中存储器的擦除方法的流程示意图。
图2为本发明实施例A中的存储单元的芯片结构示意图。
图3为本发明实施例A中存储器阵列的电路结构示意图。
图4为本发明实施例A中的存储器的擦除方法的不同时刻电压的波形示意图。
图5为实施例A中脉冲擦除电压的幅值随校验失败次数增加的幅值变化示意图。
图6为本发明实施例B中存储器的擦除系统的模块结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时所述处理可以被终止，但是还可以具有未包括在附图中的附加步骤。所述处理可以对应于方法、函数、规程、子例程、子程序等等。
实施例A
请参阅图1，图1为本发明实施例A中存储器的擦除方法的流程示意图，该存储器的擦除方法用于提高存储器读取数据的耐久性和易用性，以提高存储器的寿命，存储器的擦除方法包括以下步骤：
步骤S1：擦除时序C1时向存储单元施加脉冲擦除电压；
步骤S2：校验时序Y1时向存储单元施加校验电压；
步骤S3：若校验失败，在擦除时序C1后则再次向存储单元施加具有增幅Dvers的脉冲擦除电压以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。
请参阅图2，图2是存储单元111的芯片结构示意图。存储单元111包括衬底1111、源极1112、漏极1113、穿隧氧化膜1114、浮动栅极1115和控制栅极1116，所述衬底1111上包括P阱区，所述源极1112和漏极1113设置在P阱区，源极1112和漏极1113之间形成沟道，所述穿隧氧化膜1114形成在源极1112和漏极1113间的沟道上，所述浮动栅极1115设置在穿隧氧化膜1114上，控制栅极1116设置在浮动栅极1115上。可以理解，控制栅极1116和浮动栅极1115之间设置有介电质膜1117。当浮动栅极1115中未蓄积有电荷时，即写入有数据“1”时，阈值处于负状态，存储单元111通过控制栅极1116为0V而导通。当浮动栅极1115中蓄积有电子时，即写入有数据“0”时，阈值偏移为正，存储单元通过控制栅极1116为0V而断开。但是，存储单元并不限于存储单个位，也可存储多个位。
在步骤S1中，步骤S1即为擦除步骤，对存储器擦除数据。存储器优选为NAND型存储器。其中，请参阅图3，图3为存储器阵列的电路结构示意图。存储器包括n条字线(WL1、WL2、…、WLn)、m条位线(BL1、BL2、…、BLm)、一条选择栅极线SGS、一条选择栅极线SGD和一条共用源极线SL，虚线框11标识出来的存储单元部分称为一条存储单元串。每条存储单元串包括多个上述的存储单元111(即MC1～MCn)；位线侧选择晶体管TD，其连接于作为一个端部的存储单元MCn；以及源极线侧选择晶体管TS，连接于作为另一个端部的存储单元MC1，其中位线侧选择晶体管TD的漏极连接于对应的1条位线BL，源极线侧选择晶体管TS的源极连接于共用源极线SL。存储单元111的控制栅极连接于字线WLi(i＝0～n)，位线侧选择晶体管TD的栅极连接于选择栅极线SGD，源极线侧选择晶体管TS的栅极连接于选择栅极线SGS。
请一并参阅图4和图5，图4为本发明存储器的擦除方法不同时刻的波形示意图，图5为实施例A中脉冲擦除电压的幅值随校验失败次数增加的幅值变化示意图，本实施例提供了一种具体的擦除步骤，擦除时序C1时，擦除次数n为第一次，对所有字线WL1～WLn施加第一电压，对存储单元111的衬底施加脉冲擦除电压Vers。所述第一电压为0V或负电压，脉冲擦除电压Vers的范围为18～24V，优选为19V～23V。脉冲擦除电压Vers会通过存储模块的衬底PN结正向导通传输至所有的位线BL和共用源极线SL上，让选择栅极线SGD和选择栅极线SGS处于悬浮状态。
在步骤S2中，校验时序Y1时，对存储器中的所有字线WL1～WLn施加校验电压，将所有位线BL1～BLm预充到预充电电压；接着对所有位线BL1～BLm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若所有位线BL1～BLm的电压都低于第一判定电压，则表示擦除校验操作成功，操作结束，反之，则校验失败，需要再次向对存储器进行擦除并进行校验。优选地，校验电压的范围是0V～1V。所述预充电电压的范围是1V～1.2V，第一判定电压为06.～1V，优选为0.8V。可以理解，擦除时序C1时为向存储单元的一区块内所有存储单元擦除数据的时间段，校验时序Y1为对擦除时序C1时擦除数据后的所有存储单元进行校验的时间段。
在步骤S3中，校验时序Y1校验失败，在擦除时序C2-Cn再次向存储单元施加具有增幅Dvers的脉冲擦除电压以再次进行校验，直到第n次的脉冲擦除电压Vers+(n-1)Dvers(其中，n为正整数，且n≥1)的幅值大于等于擦除阈值，并且在校验时序Yn校验成功。本实施例中，具有增幅Dvers的脉冲擦除电压的脉冲宽度T与擦除次数n成反比。优选地，随着擦除次数n的按阶段增大，脉冲宽度T减小。
具体的，设擦除次数n的第一阈值为m1，擦除次数n的第二阈值为m2，当擦除次数n小于等于擦除次数n的第一阈值m1时，具有增幅Dvers的脉冲擦除电压的脉冲宽度T为T1，当擦除次数n大于擦除次数n的第一阈值m1且小于等于擦除次数n的第二阈值m2时，具有增幅Dvers的脉冲擦除电压的脉冲宽度T为T2，当擦除次数n大于擦除次数n的第二阈值m2时，具有增幅Dvers的脉冲擦除电压的脉冲宽度T为T3。本实施例，脉冲宽度T1大于脉冲宽度T2，脉冲宽度T2大于脉冲宽度T3，擦除次数n的第一阈值m1小于擦除次数n的第二阈值m2。本实施例中m1＝2，m2＝3。
具体的，擦除时序C2时，擦除次数n为第2次，擦除次数n等于第一阈值m1，即等于2，则对所有字线WL1～WLn施加第一电压，对存储单元111的衬底施加脉冲擦除电压Vers+Dvers的脉冲宽度为T1。
校验时序Y2时，对存储器中的所有字线WL1～WLn施加校验电压，将所有位线BL1～BLm预充到预充电电压；接着对所有位线BL1～BLm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，其中有位线的电压高于第一判定电压，校验失败。
擦除时序C3时，擦除次数n为第3次，擦除次数n等于第二阈值m2，即等于3，则对所有字线WL1～WLn施加第一电压，对存储单元111的衬底施加脉冲擦除电压Vers+2Dvers的脉冲宽度为T2。
校验时序Y3时，对存储器中的所有字线WL1～WLn施加校验电压，将所有位线BL1～BLm预充到预充电电压；接着对所有位线BL1～BLm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，其中有位线的电压高于第一判定电压，校验失败。
擦除时序C4时，擦除次数n为第4次，擦除次数n大于第二阈值m2，即大于3，则对所有字线WL1～WLn施加第一电压，对存储单元111的衬底施加脉冲擦除电压Vers+3Dvers的脉冲宽度为T3。
校验时序Y3时，对存储器中的所有字线WL1～WLn施加校验电压，将所有位线BL1～BLm预充到预充电电压；接着对所有位线BL1～BLm进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，其中所有位线的电压低于第一判定电压，校验成功。即放电后的所有位线的电压低于第一判定电压则校验成功。此时脉冲擦除电压的幅值Vers+3Dvers大于擦除阈值。
即脉冲擦除电压的次数n≤m1时，具有增幅Dvers的脉冲擦除电压的脉冲宽度T为T1，m1＜擦除次数n≤m2时，具有增幅Dvers的脉冲擦除电压的脉冲宽度T为T2，脉冲擦除电压的幅值擦除次数n＞m2时，具有增幅Dvers的脉冲擦除电压的脉冲宽度T为T3本实施例中，是把具有增幅Dvers的脉冲擦除电压的脉冲宽度T分为三个阶段进行调整。可以理解，m1、m2、T1、T2和T3的数值可以根据需要改变，如m1、m2、T1、T2和T3的数值可以根据擦除阈值改变。可以理解，也可以把脉冲擦除电压的增幅变化分为两个阶段,此时省略设置m2，或三个以上的阶段，本发明中不做限定，凡是不脱离本发明构思的情况下，都属于本发明的保护范围。
随着擦除次数增大，脉冲擦除电压的幅值增大，脉冲擦除电压逐渐接近擦除阈值。由于脉冲擦除电压的幅值增大，脉冲擦除电压的增幅Dvers不变，具有增幅Dvers的脉冲擦除电压的脉冲宽度T却减少，脉冲擦除电压对存储单元的施加能量减小，因此在脉冲擦除电压的幅值接近擦除阈值后，校验失败再次增加脉冲擦除电压的幅值，即使脉冲擦除电压的幅值超过擦除阈值，脉冲擦除电压对存储单元的能量提供也不会超过存储单元的需求很多，从而不会对存储单元111的穿隧氧化膜1114造成影响，减小过渡擦除效应，提高了存储器的存储单元的寿命，且保证了擦除成功的速率。
实施例B
请参阅图6，图6是本发明存储器的擦除系统12的模块结构示意图。该存储器的擦除系统12能执行本发明任意实施例所提供的存储器的擦除方法。该存储器的擦除系统12包括：
擦除模块121，用于擦除时序C1时向存储单元施加脉冲擦除电压；
校验模块122，用于校验时序Y1时向存储单元施加校验电压；
若校验失败，在擦除时序C1后则擦除模块121再次向存储单元施加具有增幅Dvers的脉冲擦除电压，校验模块122以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。
通过本发明的存储器的擦除系统12，在校验失败后，擦除模块121再次向存储单元施加脉冲擦除电压，校验模块122以再次进行校验，随着校验失败次数的增加，擦除次数的增加，脉冲擦除电压幅值逐渐增大，具有增幅的脉冲擦除电压的脉冲宽度T与擦除次数n成反比，脉冲擦除电压越接近擦除阈值，每次校验失败后具有增幅的脉冲擦除电压的脉冲宽度T越小，即使脉冲擦除电压的幅值超过擦除阈值，脉冲擦除电压对存储单元的能量提供也不会超过存储单元的需求很多，从而不会对存储单元111的穿隧氧化膜1114造成影响，减小过渡擦除效应，提高了存储器的存储单元的寿命。
可以理解，本发明实施例A和实施例B中的内容可互为补充和说明。
与现有技术相比，本发明通过提供一种存储器的擦除方法和系统，在校验失败后，再次向存储单元施加具有增幅的脉冲擦除电压以再次进行校验，随着擦除次数的增加，脉冲擦除电压逐渐增大，具有增幅的脉冲擦除电压的脉冲宽度T却减小，即使脉冲擦除电压的幅值超过擦除阈值，脉冲擦除电压对存储单元的能量提供也不会超过存储单元的需求很多，从而不会对存储单元的穿隧氧化膜造成影响，减小过渡擦除效应，提高了存储器的存储单元的寿命，由于脉冲擦除电压开始也是大的，也保证了擦除的速度，提高了擦除效率。
值得注意的是，上述所有实施例中，所包括的各个单元和模块只是按照功能逻辑进行划分的，但并不局限于上述的划分，只要能够实现相应的功能即可；另外，各功能单元的具体名称也只是为了便于相互区分，并不用于限制本发明的保护范围。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (10)
1.一种存储器的擦除方法，其特征在于，包括以下步骤：
擦除时序C1时向存储单元施加脉冲擦除电压；
校验时序Y1时向存储单元施加校验电压；
若校验失败，在擦除时序C1后则再次向存储单元施加具有增幅Dvers的脉冲擦除电压以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。
2.如权利要求1所述的存储器的擦除方法，其特征在于：所述擦除时序C1时向存储单元施加脉冲擦除电压时脉冲擦除电压的幅值为Vers，第n次向存储单元施加脉冲擦除电压时，所述脉冲擦除电压的幅值为Vers+(n-1)Dvers，其中n为正整数，且n≥1，随着擦除次数n的按阶段增大，脉冲宽度T减小。
3.如权利要求2所述的存储器的擦除方法，其特征在于：具有增幅的脉冲擦除电压的脉冲宽度T包括第一脉冲宽度T1和第二脉冲宽度T2，当擦除次数n≤m1时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第一脉冲宽度T1，当擦除次数n＞m1时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第二脉冲宽度T2，第一脉冲宽度T1大于第二脉冲宽度T2，m1为擦除次数的第一阈值。
4.如权利要求3所述的存储器的擦除方法，其特征在于：有增幅的脉冲擦除电压的脉冲宽度T还包括第三脉冲宽度T3，当m1＜当擦除次数n≤m2时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第二脉冲宽度T2，当擦除次数n＞m2时，每次校验失败，具有增幅的脉冲擦除电压的脉冲宽度为第三脉冲宽度T3，第二脉冲宽度T2大于第三脉冲宽度T3，m2为擦除次数的第二阈值。
5.如权利要求4所述的存储器的擦除方法，其特征在于：所述m1＝2，所述m2＝3。
6.如权利要求1所述的存储器的擦除方法，其特征在于：擦除时序C1时，对所有字线施加第一电压，对存储单元的衬底施加脉冲擦除电压。
7.如权利要求1所述的存储器的擦除方法，其特征在于：所述脉冲擦除电压的范围是18V～24V。
8.如权利要求1所述的存储器的擦除方法，其特征在于：校验时序Y1时，对所有字线施加校验电压，将所有位线预充到预充电电压；接着对所有位线进行第一时间的放电，然后将放电后的位线电压与第一判定电压进行比较，若放电后位线的电压都低于所述第一判定电压，则表示校验成功可以结束操作，反之，表示校验失败需再次对存储器进行擦除并进行校验。
9.如权利要求8所述的存储器的擦除方法，其特征在于：所述校验电压的范围是0V～1V，所述预充电电压的范围是1v～1.2v。
10.一种存储器的擦除系统，其特征在于，存储器的擦除系统包括：
擦除模块，用于擦除时序C1时向存储单元施加脉冲擦除电压；
校验模块，用于校验时序Y1时向存储单元施加校验电压；
若校验失败，在擦除时序C1后则擦除模块再次向存储单元施加具有增幅Dvers的脉冲擦除电压，校验模块以再次进行校验，具有增幅的脉冲擦除电压的脉冲宽度T按时序减少。
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