CN110828305B - 晶体管的制造方法及晶体管结构 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 154
- 238000000034 method Methods 0.000 claims abstract description 84
- 238000005468 ion implantation Methods 0.000 claims abstract description 69
- 230000008569 process Effects 0.000 claims abstract description 60
- 230000004888 barrier function Effects 0.000 claims abstract description 10
- 238000005040 ion trap Methods 0.000 claims description 49
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 16
- 230000007423 decrease Effects 0.000 claims description 8
- 238000012876 topography Methods 0.000 claims 2
- 239000011800 void material Substances 0.000 claims 2
- 239000010410 layer Substances 0.000 description 147
- 230000015654 memory Effects 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H—ELECTRICITY
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
本发明提供了一种晶体管的制造方法及晶体管结构,对衬底执行第一离子注入工艺,以在所述衬底中形成一轻掺杂结构层,所述轻掺杂结构层在侧墙结构的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧,由此可以简化工艺,甚至可以直接节省一道掩膜工艺,从而可以降低晶体管的制造成本。
Description
技术领域
本发明涉及半导体制造技术领域,特别涉及一种晶体管的制造方法及晶体管结构。
背景技术
存储器用于存储大量数字信息,最近据调查显示,在世界范围内,存储器芯片大约占了半导体交易的30%,多年来,工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器,如RAM(随机存储器)、SRAM(静态随机存储器)、DRAM(动态随机存储器)和FRAM(铁电存储器)等。常见的DRAM的存储单元由一个晶体管(Transistor)和一个电容器(Capacitor)构成1T1C结构,通过晶体管控制数据信号存储。所述晶体管通常包括:位于一衬底上的栅极结构,位于所述栅极结构两侧的所述衬底中的轻掺杂结构层和源漏结构区。目前,晶体管的制造成本一直居高不下,如何降低晶体管的制造成本是本领域技术人员一直以来的追求。
发明内容
本发明的目的在于提供一种晶体管的制造方法及晶体管结构,以解决现有技术中晶体管的制造成本较高的问题。
为解决上述技术问题,本发明提供一种晶体管的制造方法,所述晶体管的制造方法包括:
提供一衬底,所述衬底上形成有一核心结构,所述核心结构包括一栅极结构及叠置于所述栅极结构上的一盖帽结构,所述核心结构两侧的所述衬底上还形成有一侧墙结构,所述侧墙结构贴置于所述核心结构的侧壁上;
对所述衬底执行第一离子注入工艺,以在所述衬底中形成一轻掺杂结构层,所述轻掺杂结构层在所述侧墙结构的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧;及
对所述衬底执行第二离子注入工艺,以在所述侧墙结构背离所述核心结构的一侧的所述衬底中形成一源漏结构区,其中所述源漏结构区深于所述轻掺杂结构层区的深度差小于所述轻掺杂结构层区和所述副结构层区的深度间隔,使得所述源漏结构区相接于所述轻掺杂结构层区且不相接于所述副结构层区。
可选的,在所述的晶体管的制造方法中,对所述衬底执行第一离子注入工艺的离子注入能量大于执行第二离子注入工艺的离子注入能量。
可选的,在所述的晶体管的制造方法中,所述核心结构的顶面高于所述侧墙结构的顶面,所述轻掺杂结构层还包括空白区,位于所述核心结构的下方。
可选的,在所述的晶体管的制造方法中,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间。
可选的,在所述的晶体管的制造方法中,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间并延伸至所述侧墙结构和所述衬底之间。
可选的,在所述的晶体管的制造方法中,所述核心结构的顶面高于所述侧墙结构的顶面的高度差值介于0.05μm至0.3μm之间。
可选的,在所述的晶体管的制造方法中,所述衬底中形成有离子阱,所述离子阱自所述衬底表面延伸至所述衬底中,所述核心结构和所述侧墙结构形成在所述离子阱的上方,所述轻掺杂结构层区和所述源漏结构区形成在所述离子阱中;所述副结构层区形成在所述侧墙结构背离所述核心结构的一侧且位于所述离子阱下方的所述衬底中。
可选的,在所述的晶体管的制造方法中,所述轻掺杂结构层区形成在所述衬底的上表面并与所述侧墙结构在所述衬底表面的投影重合。
可选的,在所述的晶体管的制造方法中,所述侧墙结构的顶面自靠近所述核心结构的一端向远离所述核心结构的一端降低,所述轻掺杂结构层区自靠近所述核心结构的一端向远离所述核心结构的一端更深入所述衬底中。
可选的,在所述的晶体管的制造方法中,所述侧墙结构的顶面高于所述栅极结构的顶面。
可选的,在所述的晶体管的制造方法中,对所述衬底执行第一离子注入工艺的离子注入能量介于80Kev至200Kev之间,离子注入剂量介于1e13至1e14之间。
可选的,在所述的晶体管的制造方法中,所述盖帽结构的材料选自于氮化物和氧化物其中之一,所述侧墙结构的材料选自于氮化物和氧化物其中之一。
本发明还提供一种晶体管结构,所述晶体管结构包括:
一衬底,所述衬底上形成有一核心结构,所述核心结构包括一栅极结构及叠置于所述栅极结构上的一盖帽结构,所述核心结构两侧的所述衬底上还形成有一侧墙结构,所述侧墙结构贴置于所述核心结构的侧壁上;
一轻掺杂结构层,形成于所述衬底中,所述轻掺杂结构层包括在所述侧墙结构的阻隔下自然分离在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧;
一源漏结构区,形成于所述侧墙结构背离所述核心结构的一侧的所述衬底中,其中所述源漏结构区深于所述轻掺杂结构层区的深度差小于所述轻掺杂结构层区和所述副结构层区的深度间隔,使得所述源漏结构区相接于所述轻掺杂结构层区且不相接于所述副结构层区。
可选的,在所述的晶体管结构中,所述核心结构的顶面高于所述侧墙结构的顶面,所述轻掺杂结构层还包括空白区,位于所述核心结构的下方。
可选的,在所述的晶体管结构中,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间。
可选的,在所述的晶体管结构中,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间并延伸至所述侧墙结构和所述衬底之间。
可选的,在所述的晶体管结构中,所述核心结构的顶面高于所述侧墙结构的顶面的高度差值介于0.05μm至0.3μm之间。
可选的,在所述的晶体管结构中,所述衬底中形成有离子阱,所述离子阱自所述衬底表面延伸至所述衬底中,所述核心结构和所述侧墙结构形成在所述离子阱的上方,所述轻掺杂结构层区和所述源漏结构区形成在所述离子阱中,所述副结构层区形成在所述侧墙结构背离所述核心结构的一侧且位于所述离子阱下方的所述衬底中。
可选的,在所述的晶体管结构中,所述轻掺杂结构层区形成在所述衬底的上表面并与所述侧墙结构在所述衬底表面的投影重合。
可选的,在所述的晶体管结构中,所述轻掺杂结构层区在所述衬底中的边界形貌与所述侧墙结构的顶表面形貌相吻合。
可选的,在所述的晶体管结构中,所述侧墙结构的顶面自靠近所述核心结构的一端向远离所述核心结构的一端降低,所述轻掺杂结构层区自靠近所述核心结构的一端向远离所述核心结构的一端深入所述衬底中。
可选的,在所述的晶体管结构中,所述侧墙结构的顶面高于所述栅极结构的顶面。
可选的,在所述的晶体管结构中,所述盖帽结构的材料选自于氮化物和氧化物其中之一,所述侧墙结构的材料选自于氮化物和氧化物其中之一。
在本发明提供的晶体管的制造方法及晶体管结构中,对衬底执行第一离子注入工艺,以在所述衬底中形成一轻掺杂结构层,所述轻掺杂结构层在侧墙结构的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧,由此可以简化工艺,甚至可以直接节省一道掩膜工艺,从而可以降低晶体管的制造成本。
附图说明
图1是一种晶体管的制造方法中形成轻掺杂结构的器件剖面示意图。
图2是在图1所示的器件上形成源漏结构的器件剖面示意图。
图3是本发明实施例的制造方法中形成轻掺杂结构的器件剖面示意图。
图4是在图3所示的器件上形成源漏结构的器件剖面示意图。
其中,100-衬底;100a-离子阱;110-核心结构;111-栅极结构;112-盖帽结构;113-栅介质层;120-侧墙结构;130-轻掺杂结构层;140-源漏结构区;
200-衬底;200a-离子阱;210-核心结构;211-栅极结构;212-盖帽结构;213-栅介质层;220-侧墙结构;230-轻掺杂结构层;231-轻掺杂结构层区;232-副结构层区;233-空白区;240-源漏结构区;h1-深度差;h2-深度间隔。
具体实施方式
以下结合附图和具体实施例对本发明提出的晶体管的制造方法及晶体管结构作进一步详细说明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
首先,请参考图1和图2,其中,图1是一种晶体管的制造方法中形成轻掺杂结构的器件剖面示意图,图2是在图1所示的器件上形成源漏结构的器件剖面示意图。在一种晶体管的制造方法中,其具体包括如下步骤:
如图1所示,提供一衬底100,所述衬底100上形成有一核心结构110,所述核心结构110包括一栅极结构111及叠置于所述栅极结构111上的一盖帽结构112。进一步的,所述核心结构110还包括一栅介质层113,所述栅介质层113介设于所述栅极结构111和所述衬底100之间;所述衬底100中形成有离子阱100a,所述离子阱100a自所述衬底100表面延伸至所述衬底100中,所述核心结构110形成在所述离子阱100a的上方。
接着,继续参考图1,对所述衬底100执行第一离子注入工艺,以在所述衬底100中形成一轻掺杂结构层130。其中,所述轻掺杂结构层130位于所述核心结构110两侧的所述衬底100中。在此,在对所述衬底100执行第一离子注入工艺时,通过一道掩膜(mask)保护所述核心结构110及其下方的衬底100,露出所述核心结构110两侧的所述衬底100,从而通过第一离子注入工艺在所述核心结构110两侧的所述衬底100中形成所述轻掺杂结构层130。
如图2所示,在所述核心结构110两侧的所述衬底100上形成一侧墙结构120,所述侧墙结构120贴置于所述核心结构110的侧壁上。
继续参考图2,接着,对所述衬底100执行第二离子注入工艺,以在所述侧墙结构120背离所述核心结构110的一侧的所述衬底100中形成一源漏结构区140。在此,在对所述衬底100执行第二离子注入工艺时,通过一道掩膜保护所述核心结构110及其下方的衬底100和所述侧墙结构120及其下方的衬底100,露出所述侧墙结构120背离所述核心结构110的一侧的所述衬底100,从而通过第二离子注入工艺在所述侧墙结构120背离所述核心结构110的一侧的所述衬底100中形成所述源漏结构区140。
在上述的晶体管的制造方法中,执行第一离子注入工艺和第二离子注入工艺时,均需要一道高质量的掩膜,即这一过程至少需要两道高质量的掩膜,由此使得制造成本较高,同时也使得制造工艺较复杂。
在此基础上,本发明提供了一种晶体管的制造方法及晶体管结构,对衬底执行第一离子注入工艺,以在所述衬底中形成一轻掺杂结构层,所述轻掺杂结构层在侧墙结构的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧,由此可以简化工艺,甚至可以直接节省一道掩膜工艺,从而可以降低晶体管的制造成本。
具体的,请参考图3和图4,其中,图3是本发明实施例的制造方法中形成轻掺杂结构的器件剖面示意图,图4是在图3所示的器件上形成源漏结构的器件剖面示意图。
如图3所示,在本申请实施例中,首先,提供一衬底200,所述衬底200上形成有一核心结构210,所述核心结构210包括一栅极结构211及叠置于所述栅极结构211上的一盖帽结构212,所述核心结构210两侧的所述衬底200上还形成有一侧墙结构220,所述侧墙结构220贴置于所述核心结构210的侧壁上。
优选的,所述核心结构210的顶面高于所述侧墙结构220的顶面。在此,所述侧墙结构220的顶面自靠近所述核心结构210的一端向远离所述核心结构210的一端降低,即所述侧墙结构220的顶面呈一倾斜面,进一步的,所述侧墙结构220的顶面呈一弧形倾斜面。所述核心结构210的顶面高于所述侧墙结构220的最顶端。
较佳的,所述核心结构210的顶面高于所述侧墙结构220的顶面的高度差值介于0.05μm至0.3μm之间。在此,所述核心结构210的顶面高于所述侧墙结构220的最顶端的高度差值介于0.05μm至0.3μm之间,例如,所述核心结构210的顶面高于所述侧墙结构220的最顶端的高度差值为0.05μm、0.1μm、0.13μm、0.18μm、0.2μm、0.25μm或者0.3μm等。通过将所述核心结构210的顶面高于所述侧墙结构220的顶面的高度差值设置在0.05μm至0.3μm之间,即可以保证所述核心结构210和所述侧墙结构220的功能设计,又能够便于后续离子注入工艺的执行,使得后续离子注入工艺更易于控制。
进一步的,所述侧墙结构220的顶面高于所述栅极结构211的顶面。在此,所述侧墙结构220的顶面自靠近所述核心结构210的一端向远离所述核心结构210的一端降低,即所述侧墙结构220的顶面呈一倾斜面。具体的,所述侧墙结构220的顶面最底端高于所述栅极结构211的顶面。较佳的,所述侧墙结构220的顶面最底端高于所述栅极结构211的顶面的高度差值介于0.05μm至0.3μm之间。由此,能够进一步保证所述核心结构210和所述侧墙结构220的功能设计,以及便于后续离子注入工艺的执行,使得后续离子注入工艺更易于控制。
在本申请实施例中,所述核心结构210还包括一栅介质层213,所述栅介质层213介设于所述栅极结构211和所述衬底200之间。在本申请的其他实施例中,所述栅介质层213还可以延伸至所述侧墙结构220和所述衬底200之间。其中,所述栅介质层213的材质可以选自于氮化物和氧化物,具体的,所述栅介质层213可以包括氮化物层或者氧化物层的单层结构,也可以包括氮化物层和氧化物层的叠层结构。
进一步的,所述衬底200中形成有离子阱200a,所述离子阱200a自所述衬底200表面延伸至所述衬底200中,所述核心结构210和所述侧墙结构220形成在所述离子阱200a的上方。其中,所述离子阱200a可以是N型离子阱,也可以是P型离子阱,其具体可以通过对所述衬底200执行掺杂工艺形成。
在本申请实施例中,所述栅极结构211的材质选自于多晶硅或者金属;所述盖帽结构212的材料选自于氮化物和氧化物其中之一;所述侧墙结构220的材料选自于氮化物和氧化物其中之一。
请继续参考图3,接着,对所述衬底200执行第一离子注入工艺,以在所述衬底200中形成一轻掺杂结构层230,所述轻掺杂结构层230在所述侧墙结构220的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区231和副结构层区232,所述轻掺杂结构层区231位于所述侧墙结构220的下方,所述副结构层区232位于所述轻掺杂结构层区231的两侧,在此也即,所述副结构层区232位于所述侧墙结构220背离所述核心结构210的一侧。
进一步的,所述轻掺杂结构层区231形成在所述离子阱200a中;所述副结构层区232形成在所述侧墙结构220背离所述核心结构210的一侧且位于所述离子阱200a下方的所述衬底200中。具体的,所述轻掺杂结构层区231自所述离子阱200a的上表面延伸至所述离子阱200a中;所述副结构层区232自所述离子阱200a的(与所述离子阱200a的上表面相对的)下表面延伸至所述衬底200中。
请继续参考图3,在本申请实施例中,所述轻掺杂结构层区231自靠近所述核心结构210一端向远离所述核心结构210一端,在所述衬底200中的深度完全不同或者不完全相同。优选的,所述轻掺杂结构层区231在所述衬底200中的边界形貌与所述侧墙结构220的顶表面形貌相吻合。
具体的,所述侧墙结构220的顶表面自靠近所述核心结构210的一端向远离所述核心结构210的一端倾斜,相应的,所述轻掺杂结构层区231在所述衬底200中的边界(具体的,所述轻掺杂结构层区231在所述衬底200中的底表面)自靠近所述核心结构210的一端向远离所述核心结构210的一端倾斜,其中,所述轻掺杂结构层区231在所述衬底200中的边界呈一弧形倾斜面。进一步的,所述侧墙结构220的顶面自靠近所述核心结构210的一端向远离所述核心结构210的一端降低,所述轻掺杂结构层区231自靠近所述核心结构210的一端向远离所述核心结构210的一端更深入所述衬底200中。
如图3所示,所述轻掺杂结构层230在所述侧墙结构220的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区231和副结构层区232。其中,所述轻掺杂结构层区231和所述副结构层区232具有深度间隔h2。在此,所述轻掺杂结构层区231自靠近所述核心结构210的一端向远离所述核心结构210的一端更深入所述衬底200中,所述副结构层区232自靠近所述核心结构210的一端向远离所述核心结构210的一端深度相同,即所述副结构层区232沿着膜层的堆叠方向呈方形,所述轻掺杂结构层区231的最底端(最深入所述衬底200中的一端)和所述副结构层区232的上表面(靠近所述轻掺杂结构层区231的表面)之间的间距为深度间隔h2。
在本申请实施例中,所述轻掺杂结构层区231形成在所述衬底200的上表面,并且所述轻掺杂结构层区231在所述衬底200表面的投影与所述侧墙结构220在所述衬底200表面的投影重合。
进一步的,所述轻掺杂结构层230还包括空白区233,所述空白区233位于所述核心结构210的下方。在此,通过所述空白区233间隔出对应源极结构的所述轻掺杂结构层区231的一部分以及对应漏极结构的所述轻掺杂结构层区231的另一部分。其中,所述空白区233在所述核心结构210的遮挡下自然形成。
其中,所述第一离子注入工艺可以在无掩膜下执行,由此,可以极大的降低制造成本;或者,所述第一离子注入工艺也可以在空白光掩膜或者周边硬掩膜下执行,空白光掩膜或者周边硬掩膜对于掩膜的质量要求较低,相应也可以降低制造成本。此外,在无掩膜下或者空白光掩膜/周边硬掩膜下,对于工艺的对准要求降低,由此可以简化工艺,相应也可以降低制造成本。
较佳的,对所述衬底200执行第一离子注入工艺的离子注入能量介于80Kev至200Kev之间,离子注入剂量介于1e13至1e14之间。例如,对所述衬底200执行第一离子注入工艺的离子注入能量为100Kev,离子注入剂量为8e13;或者,对所述衬底200执行第一离子注入工艺的离子注入能量为150Kev,离子注入剂量为5e13;又或者,对所述衬底200执行第一离子注入工艺的离子注入能量为180Kev,离子注入剂量为4.5e13等。在本申请实施例中,通过将执行第一离子注入工艺的离子注入能量设置在介于80Kev至200Kev之间,离子注入剂量设置在介于1e13至1e14之间,由此能够更好的保证工艺质量,提高所形成的晶体管的质量与可靠性。
在本申请实施例中,接着,对所述衬底200执行第二离子注入工艺,以在所述侧墙结构220背离所述核心结构210的一侧的所述衬底200中形成一源漏结构区240,在此,所述源漏结构区240形成在所述离子阱200a中,进一步的,所述源漏结构区240自所述离子阱200a的表面延伸至所述离子阱200a中。其中所述源漏结构区240深于所述轻掺杂结构层区231的深度差h1小于所述轻掺杂结构层区231和所述副结构层区232的深度间隔h2,使得所述源漏结构区240相接于所述轻掺杂结构层区231且不相接于所述副结构层区232。
其中,所述第二离子注入工艺的执行,具体可以通过一道掩膜保护所述核心结构210及其下方的衬底200(在此也即离子阱200a)和所述侧墙结构220及其下方的衬底200(在此也即离子阱200a),露出所述侧墙结构220背离所述核心结构210的一侧的所述衬底200(在此也即离子阱200a),从而通过第二离子注入工艺在所述侧墙结构220背离所述核心结构210的一侧的所述衬底200(在此也即离子阱200a)中形成所述源漏结构区240。
在本申请实施例中,对所述衬底200执行第二离子注入工艺的离子注入能量小于执行第一离子注入工艺的离子注入能量,也即对所述衬底200执行第一离子注入工艺的离子注入能量大于执行第二离子注入工艺的离子注入能量。由于所述第一离子注入工艺是在穿过所述侧墙结构220下形成所述轻掺杂结构层区231,而所述第二离子注入工艺是对暴露出的所述衬底200执行离子注入工艺,因而较佳的,对所述衬底200执行第二离子注入工艺的离子注入能量小于执行第一离子注入工艺的离子注入能量,由此能够更好的保证工艺质量,提高所形成的晶体管的质量与可靠性。
相应的,本实施例还提供一种通过上述的晶体管的制造方法制得的晶体管结构,可相应参考图4,具体的,所述晶体管结构包括:
一衬底200,所述衬底200上形成有一核心结构210,所述核心结构210包括一栅极结构211及叠置于所述栅极结构211上的一盖帽结构212,所述核心结构210两侧的所述衬底200上还形成有一侧墙结构220,所述侧墙结构220贴置于所述核心结构210的侧壁上;
一轻掺杂结构层230,形成于所述衬底200中,所述轻掺杂结构层230包括在所述侧墙结构220的阻隔下自然分离在不同深度且相互断离的轻掺杂结构层区231和副结构层区232,所述轻掺杂结构层区231位于所述侧墙结构220的下方,所述副结构层区232位于所述轻掺杂结构层区231的两侧;
一源漏结构区240,形成于所述侧墙结构220背离所述核心结构210的一侧的所述衬底200中,其中所述源漏结构区240深于所述轻掺杂结构层区231的深度差h1小于所述轻掺杂结构层区231和所述副结构层区232的深度间隔h2,使得所述源漏结构区240相接于所述轻掺杂结构层区231且不相接于所述副结构层区232。
其中,所述衬底200中形成有离子阱200a,所述离子阱200a自所述衬底200表面延伸至所述衬底200中,所述核心结构210和所述侧墙结构220形成在所述离子阱200a的上方,所述轻掺杂结构层区231和所述源漏结构区240形成在所述离子阱200a中,所述副结构层区232形成在所述侧墙结构220背离所述核心结构210的一侧且位于所述离子阱200a下方的所述衬底200中。
进一步的,所述核心结构210的顶面高于所述侧墙结构220的顶面,所述轻掺杂结构层230还包括空白区233,位于所述核心结构210的下方。较佳的,所述侧墙结构220的顶面高于所述栅极结构211的顶面。优选的,所述核心结构210的顶面高于所述侧墙结构220的顶面的高度差值介于0.05μm至0.3μm之间。
在本申请实施例中,所述核心结构210还包括一栅介质层213,所述栅介质层213介设于所述栅极结构211和所述衬底200之间。在本申请的其他实施例中,所述栅介质层213还可以延伸至所述侧墙结构220和所述衬底200之间。其中,所述栅介质层213的材质可以选自于氮化物和氧化物,具体的,所述栅介质层213可以包括氮化物层或者氧化物层的单层结构,也可以包括氮化物层和氧化物层的叠层结构。
请继续参考图4,在本申请实施例中,所述轻掺杂结构层区231形成在所述衬底200的上表面并与所述侧墙结构220在所述衬底200表面的投影重合。优选的,所述轻掺杂结构层区231在所述衬底200中的边界形貌与所述侧墙结构220的顶表面形貌相吻合。更优的,所述侧墙结构220的顶面自靠近所述核心结构210的一端向远离所述核心结构210的一端降低,所述轻掺杂结构层区231自靠近所述核心结构210的一端向远离所述核心结构210的一端深入所述衬底200中。
在本申请实施例中,所述栅极结构211的材质选自于多晶硅或者金属;所述盖帽结构212的材料选自于氮化物和氧化物其中之一;所述侧墙结构220的材料选自于氮化物和氧化物其中之一。
综上可见,在本发明实施例提供的晶体管的制造方法及晶体管结构中,对衬底执行第一离子注入工艺,以在所述衬底中形成一轻掺杂结构层,所述轻掺杂结构层在侧墙结构的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧,由此可以简化工艺,甚至可以直接节省一道掩膜工艺,从而可以降低晶体管的制造成本。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (23)
1.一种晶体管的制造方法,其特征在于,所述晶体管的制造方法包括:
提供一衬底,所述衬底上形成有一核心结构,所述核心结构包括一栅极结构及叠置于所述栅极结构上的一盖帽结构,所述核心结构两侧的所述衬底上还形成有一侧墙结构,所述侧墙结构贴置于所述核心结构的侧壁上;
对所述衬底执行第一离子注入工艺,以在所述衬底中形成一轻掺杂结构层,所述轻掺杂结构层在所述侧墙结构的阻隔下自然分离为在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧;及
对所述衬底执行第二离子注入工艺,以在所述侧墙结构背离所述核心结构的一侧的所述衬底中形成一源漏结构区,其中所述源漏结构区深于所述轻掺杂结构层区的深度差小于所述轻掺杂结构层区和所述副结构层区的深度间隔,使得所述源漏结构区相接于所述轻掺杂结构层区且不相接于所述副结构层区。
2.如权利要求1所述的晶体管的制造方法,其特征在于,对所述衬底执行第一离子注入工艺的离子注入能量大于执行第二离子注入工艺的离子注入能量。
3.如权利要求1所述的晶体管的制造方法,其特征在于,所述核心结构的顶面高于所述侧墙结构的顶面,所述轻掺杂结构层还包括空白区,位于所述核心结构的下方。
4.如权利要求3所述的晶体管的制造方法,其特征在于,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间。
5.如权利要求3所述的晶体管的制造方法,其特征在于,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间并延伸至所述侧墙结构和所述衬底之间。
6.如权利要求3所述的晶体管的制造方法,其特征在于,所述核心结构的顶面高于所述侧墙结构的顶面的高度差值介于0.05μm至0.3μm之间。
7.如权利要求1所述的晶体管的制造方法,其特征在于,所述衬底中形成有离子阱,所述离子阱自所述衬底表面延伸至所述衬底中,所述核心结构和所述侧墙结构形成在所述离子阱的上方,所述轻掺杂结构层区和所述源漏结构区形成在所述离子阱中;所述副结构层区形成在所述侧墙结构背离所述核心结构的一侧且位于所述离子阱下方的所述衬底中。
8.如权利要求1所述的晶体管的制造方法,其特征在于,所述轻掺杂结构层区形成在所述衬底的上表面并与所述侧墙结构在所述衬底表面的投影重合。
9.如权利要求1所述的晶体管的制造方法,其特征在于,所述侧墙结构的顶面自靠近所述核心结构的一端向远离所述核心结构的一端降低,所述轻掺杂结构层区自靠近所述核心结构的一端向远离所述核心结构的一端更深入所述衬底中。
10.如权利要求1所述的晶体管的制造方法,其特征在于,所述侧墙结构的顶面高于所述栅极结构的顶面。
11.如权利要求1~10中任一项所述的晶体管的制造方法,其特征在于,对所述衬底执行第一离子注入工艺的离子注入能量介于80Kev至200Kev之间,离子注入剂量介于1e13至1e14之间。
12.如权利要求1~10中任一项所述的晶体管的制造方法,其特征在于,所述盖帽结构的材料选自于氮化物和氧化物其中之一,所述侧墙结构的材料选自于氮化物和氧化物其中之一。
13.一种晶体管结构,其特征在于,所述晶体管结构包括:
一衬底,所述衬底上形成有一核心结构,所述核心结构包括一栅极结构及叠置于所述栅极结构上的一盖帽结构,所述核心结构两侧的所述衬底上还形成有一侧墙结构,所述侧墙结构贴置于所述核心结构的侧壁上;
一轻掺杂结构层,形成于所述衬底中,所述轻掺杂结构层包括在所述侧墙结构的阻隔下自然分离在不同深度且相互断离的轻掺杂结构层区和副结构层区,所述轻掺杂结构层区位于所述侧墙结构的下方,所述副结构层区位于所述轻掺杂结构层区的两侧;
一源漏结构区,形成于所述侧墙结构背离所述核心结构的一侧的所述衬底中,其中所述源漏结构区深于所述轻掺杂结构层区的深度差小于所述轻掺杂结构层区和所述副结构层区的深度间隔,使得所述源漏结构区相接于所述轻掺杂结构层区且不相接于所述副结构层区。
14.如权利要求13所述的晶体管结构,其特征在于,所述核心结构的顶面高于所述侧墙结构的顶面,所述轻掺杂结构层还包括空白区,位于所述核心结构的下方。
15.如权利要求14所述的晶体管结构,其特征在于,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间。
16.如权利要求14所述的晶体管结构,其特征在于,所述核心结构还包括一栅介质层,介设于所述栅极结构和所述衬底之间并延伸至所述侧墙结构和所述衬底之间。
17.如权利要求14所述的晶体管结构,其特征在于,所述核心结构的顶面高于所述侧墙结构的顶面的高度差值介于0.05μm至0.3μm之间。
18.如权利要求13所述的晶体管结构,其特征在于,所述衬底中形成有离子阱,所述离子阱自所述衬底表面延伸至所述衬底中,所述核心结构和所述侧墙结构形成在所述离子阱的上方,所述轻掺杂结构层区和所述源漏结构区形成在所述离子阱中,所述副结构层区形成在所述侧墙结构背离所述核心结构的一侧且位于所述离子阱下方的所述衬底中。
19.如权利要求13所述的晶体管结构,其特征在于,所述轻掺杂结构层区形成在所述衬底的上表面并与所述侧墙结构在所述衬底表面的投影重合。
20.如权利要求13所述的晶体管结构,其特征在于,所述轻掺杂结构层区在所述衬底中的边界形貌与所述侧墙结构的顶表面形貌相吻合。
21.如权利要求13所述的晶体管结构,其特征在于,所述侧墙结构的顶面自靠近所述核心结构的一端向远离所述核心结构的一端降低,所述轻掺杂结构层区自靠近所述核心结构的一端向远离所述核心结构的一端深入所述衬底中。
22.如权利要求13所述的晶体管结构,其特征在于,所述侧墙结构的顶面高于所述栅极结构的顶面。
23.如权利要求13~22中任一项所述的晶体管结构,其特征在于,所述盖帽结构的材料选自于氮化物和氧化物其中之一,所述侧墙结构的材料选自于氮化物和氧化物其中之一。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810897142.0A CN110828305B (zh) | 2018-08-08 | 2018-08-08 | 晶体管的制造方法及晶体管结构 |
Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
---|---|
CN110828305A CN110828305A (zh) | 2020-02-21 |
CN110828305B true CN110828305B (zh) | 2024-06-07 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN110828305B (zh) |
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SE01 | Entry into force of request for substantive examination | ||
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