CN110800120A - 具有电阻器的存储器单元及其形成 - Google Patents

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Abstract

本发明包含具有电阻器的存储器单元及其形成方法。一种实例方法包含形成第一导电线，形成第二导电线及在所述第一导电线与所述第二导电线之间形成存储器元件。形成所述存储器元件可包含形成一或多种存储器材料，及形成与所述一或多种存储器材料串联的电阻器。所述电阻器可经配置以在所述存储器元件的状态转变期间减少通过所述存储器元件的电容性放电。

Description

具有电阻器的存储器单元及其形成
技术领域
本发明大体上涉及半导体存储器单元及方法，且更特定来说，涉及具有电阻器的存储器单元及其形成。
背景技术
存储器装置通常作为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除装置提供。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可能需要电力来维护其数据且可尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。非易失性存储器可通过在未被供电时保留存储数据来提供持久数据且可尤其包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)及可编程导电存储器。
存储器装置可用作用于需要高存储器密度、高可靠性及低功耗的广泛电子应用的易失性及非易失性存储器。非易失性存储器可用于例如个人计算机、便携式存储棒、固态驱动器(SSD)、数码相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)及电影播放器，以及其它电子装置中。
电阻可变存储器装置可包含可基于存储元件(例如，具有可变电阻的电阻性存储器元件)的电阻状态来存储数据的电阻性存储器单元。因而，可通过改变电阻性存储器元件的电阻电平来编程电阻性存储器单元以存储对应于目标数据状态的数据。可通过将例如正或负电脉冲(例如，正或负电压或电流脉冲)的电场或能量源施加到电阻性存储器单元达特定持续时间来将所述单元编程为目标数据状态(例如，对应于特定电阻状态)。可通过响应于经施加的询问电压来感测通过电阻性存储器单元的电流来确定所述单元的状态。基于所述单元的电阻电平而改变的经感测电流可指示所述单元的状态。
附图说明
图1是根据本发明的数个实施例的具有电阻器的存储器单元阵列的部分的框图。
图2A到2G说明根据本发明的数个实施例的与形成存储器单元阵列的部分相关联的处理步骤的实例的横截面视图。
图3A到3I说明根据本发明的数个实施例的与形成存储器单元阵列的部分相关联的处理步骤的实例的横截面视图。
图4是根据本发明的数个实施例的呈计算系统的形式的设备的框图，所述计算系统包含具有电阻器的存储器单元阵列。
具体实施方式
本发明包含具有电阻器的存储器单元及其形成方法。一种实例方法包含形成第一导电线，形成第二导电线及在第一导电线与第二导电线之间形成存储器元件。形成存储器元件可包含形成一或多种存储器材料，及形成与一或多种存储器材料串联的电阻器。电阻器可经配置以在存储器元件的状态转变期间减少通过存储器元件的电容性放电。
与先前方法相比，本发明的实施例可提供例如减少可由在操作期间通过存储器单元的电流尖峰引起的单元损坏的益处。例如，在各种先前方法中，存储器元件的开关元件从“关”(例如，高阻抗状态)转变到“开”(例如，低阻抗状态)导致通过所述元件的过多电容性放电(例如，从位线到字线或反之亦然)，这可能非期望地加应压于存储器元件且可能降低所述单元的可靠性及/或使用寿命(例如，通过物理损坏单元材料，这可能改变电性质)。
数个实施例可包含形成与存储器元件串联的一或多个电阻器，所述电阻器可用于减少例如在此类关/开转变期间起因于通过存储器单元的电容性放电的电流尖峰。与先前方法相比，数个实施例还可提供与形成存储器单元相关联的改进的效率及/或减少的处理步骤。
在本发明的下文具体实施方式中，参考形成本发明的部分的附图，且在附图中以说明方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可在不脱离本发明的范围的情况下进行工艺、电气及结构改变。
如本文中所使用，尤其关于附图中的参考数字的指定符(例如“N”及“M”)指示可包含如此指定数个特定特征。还应理解，本文中所使用的术语仅出于描述特定实施例的目的，且并非意在是限制性的。如本文中所使用，单数形式“一”、“一个”及“所述”可包含单数指代物及复数指代物两者，除非上下文另外明确规定。另外，“数个”、“至少一个”及“一或多个”(例如，数个存储体)可指一或多个存储体，而“多个”旨在指一个以上此类事物。此外，贯穿本申请案，在许可性意义(例如，有可能)上而非在强制性意义(例如，必须)上使用词语“可”及“可能”。
本文中的图遵循编号惯例，其中第一数字(或前几个数字)对应于附图图号且其余数字标识附图中的元件或组件。可通过使用类似数字来标识不同图之间的类似元件或组件。例如，110可指代图1中的元件“10”，且类似元件在图4中可被指代为410。
图1是根据本发明的数个实施例的存储器单元阵列110的部分的框图。在这个实例中，阵列110是交叉点阵列110，其在多条第一导电线102-0、102-1、…、102-N(例如，存取线)(其在本文中可被称为字线)与多条第二导电线104-0、104-1、…、104-N(例如，数据线)(其在本文中可被称为位线)之间包含存储器单元106。导电线102-0、102-1、…、102-N及104-0、104-1、…、104-M可分别统称为导电线102及104。在这个实例中，坐标轴101指示导电线104经定向在x方向上且导电线102经定向在y方向上。如所说明，导电线102基本上彼此平行且基本上正交于导电线104，导电线104基本上彼此平行；然而，实施例不限于此。如本文中所使用，术语“基本上”意谓被修饰特性无需是绝对的，但是足够接近以便实现所述特性的优点。例如，“基本上平行”不限于绝对平行性，而可包含至少比垂直定向更接近平行定向的定向。类似地，“基本上正交”不限于绝对正交性，且可包含至少比平行定向更接近垂直定向的定向。
布置成交叉点架构的存储器单元106可为例如根据联合图2A到2G及图3A到3I所说明的实例形成的存储器单元。作为实例，存储器单元106可为相变随机存取存储器(PCRAM)单元、电阻性随机存取存储器(RRAM)单元、导电随机存取存储器(CBRAM)单元及/或自旋转移力矩随机存取存储器(STT-RAM)单元及/或3D交叉点存储器单元，以及其它类型的存储器单元。
在各种实施例中，存储器单元106可具有包含存储器元件的“堆叠”结构，所述存储器元件可包括一或多种存储器材料。在实施例中，存储器元件可包括既可用作存储元件又可用作开关元件且在本文中可被称为开关及存储材料(SSM)的存储器材料(例如，硫属化物)。在另一实施例中，存储器元件可包括一种以上存储器材料。例如，存储器元件可包括作为开关元件的一种存储器材料及作为存储元件的另一存储器材料(例如，与存储元件串联耦合的开关元件)。开关元件可尤其为二极管、场效应晶体管(FET)、双极结型晶体管(BJT)、双向存储器开关(OMS)或双向阈值开关(OTS)。在数个实施例中，一或多种存储器材料可包括硫属化物合金；然而，实施例不限于此。
在数个实施例中，与相应存储器单元106相关联的开关元件及存储元件可为串联耦合的两端子装置。例如，开关元件可为两端子OTS(例如，形成在一对电极之间的硫属化物合金)，且存储元件可为两端子相变存储元件(例如，形成在一对电极之间的相变材料(PCM))。包含与PCM串联的OTS的存储器单元106可被称为相变材料及开关(PCMS)存储器单元。在数个实施例中，可在存储器单元106的开关元件与存储元件之间共享电极。而且，在数个实施例中，导电线104及导电线102可用作对应于存储器单元106的顶部或底部电极。
如本文中所使用，存储元件是指存储器单元106的可编程部分(例如，可编程为对应于相应数据状态的不同电阻电平的部分)。例如，在PCRAM及RRAM单元中，存储元件可包含具有例如可响应于经施加的编程信号(例如，电压及/或电流脉冲)而编程为数据状态的电阻的存储器单元的部分。存储元件可包含例如电阻可变材料，例如相变材料。作为实例，相变材料可为硫属化物合金，例如铟(In)-锑(Sb)-碲(Te)(IST)材料(例如，In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)或锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如，Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等)，以及其它相变材料。如本文中所使用，带连字符的化学成分符号指示混合物或化合物中包含的元素，且旨在表示涉及所指示元素的所有化学计量。例如，其它相变材料可包含Ge-Te、In-Se、Sb-Te、GA-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、GA-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。电阻可变材料的其它实例包含过渡金属氧化物材料或包含两种或更多种金属(例如过渡金属、碱土金属及/或稀土金属)的合金。实施例不限于特定电阻可变材料或与存储器单元106的存储元件相关联的材料。例如，可用于形成存储元件的电阻性可变材料的其它实例尤其包含二元金属氧化物材料、庞磁阻材料及/或各种基于聚合物的电阻可变材料。
尽管未说明，但是在数个实施例中，阵列110可为三维(3D)交叉点存储器阵列的部分，其中多个阵列110彼此竖直堆叠。在此类实施例中，例如104的导电线可例如用作用于3D交叉点存储器阵列的一个层级的位线且用作用于3D交叉点存储器阵列的后续层级的字线。
在操作中，可通过经由选定导电线(例如，字线102及位线104)跨存储器单元106施加电压(例如，写入电压)来对阵列110的存储器单元106进行编程。可调整(例如，改变)跨存储器单元106的电压脉冲的持续时间及/或幅值以便将存储器单元106编程为所要数据状态(例如，通过调整存储元件的电阻电平)。
感测(例如，读取)操作可用于确定存储器单元106的数据状态。例如，可将电压施加到对应于选定存储器单元106的位线104及字线102，且可感测响应于所得电压差而通过所述单元的电流。感测操作还可包含在特定电压下偏置未选定字线及位线(例如，耦合到未选定单元的字线及位线)以便感测选定单元106的数据状态。例如，可在读取选定单元106时使用半选方法，其中在选定字线及位线的一半电压下偏置未选定字线及位线。
编程及/或读取存储器单元106可涉及将选择元件从相对非导电的高阻抗“关”状态切换到导电的低阻抗“开”状态。从关状态转变到开状态导致位线电容与字线电容之间的均衡，这可能导致通过所述单元的电流尖峰，所述电流尖峰的幅值取决于所述单元的内部电阻。如本文中进一步描述，本发明的数个实施例包含形成与单元存储器元件串联的至少一个电阻器，这可减少在操作期间通过所述单元的电流尖峰(例如，由于单元开关元件从“关”转变到“开”)的幅值。
例如，在数个实施例中，存储器单元106包括形成在存储器单元106与多个导电线102中的每一相应者之间的第一电阻，及/或形成在存储器单元106与多个导电线104中的每一相应者之间的第二电阻。
图2A到2G说明根据本发明的数个实施例的与形成存储器单元阵列的部分相关联的处理步骤的实例的横截面视图。如所说明，图2A到2G的左侧表示沿y方向(例如，字线方向)的横截面视图，且图2A到2G的右侧表示沿x方向(例如，位线方向)的横截面视图。然而，实施例不限于此。例如，x方向可为字线方向且y方向可为位线方向。
图2A说明包括形成在衬底212上的材料堆叠的阵列结构210。如本文中所使用，术语“衬底”可包含绝缘体上硅(SOI)或蓝宝石上硅(SOS)技术、掺杂及非掺杂半导体、由基本半导体基础支撑的硅外延层、互补金属氧化物半导体(CMOS)及/或其它半导体结构及技术。例如与操作存储器阵列相关联的各种电路(例如解码电路)可经形成在衬底212中。此外，当在下文描述中引用“衬底”时，先前工艺步骤可能已用于在基本半导体结构或基础中形成区域或结。
在图2A中，材料堆叠包含形成在衬底212上(例如，在衬底212的表面上)的导电材料214。所述导电材料可包括例如导电及/或半导电金属及金属合金，例如钨、钛、铂、镍、锶、铪、锆、钽、铝、其氧化物及氮化物、及其组合。然而，实施例不限于特定导电及/或半导电金属及金属合金。在数个实施例中，导电材料214可经处理以用作所述阵列的多条导电线。尽管图2A中未展示，但是数种额外材料(例如，电介质材料)可经形成在导电材料214与衬底212之间。
图2A中所展示的阵列结构210包含形成在导电材料214上的第一电阻器材料216、形成在第一电阻器材料216上的第一电极材料218、形成在第一电极材料218上的存储器材料220及形成在存储器材料220上的第二电极材料222。第一电极材料218及第二电极材料222可包括各种导电及/或半导电材料及/或其组合。在数个实施例中，第一电极材料218及第二电极材料222可包括具有各种结构配置的碳材料，例如尤其是无定形碳、石墨、金刚石及富勒烯(例如，巴基球)、碳纳米管、碳纳米芽及碳纳米纤维。实施例不限于第一电极材料218及第二电极材料222的特定材料组合物。例如，可基于所使用的存储器材料220及/或导电线材料214的类型及/或基于处理中使用的蚀刻剂的类型以及其它因素来选择特定电极材料218及222。
存储器材料220可为可用作存储元件及开关元件的硫属化物材料，例如硫属化物合金及/或玻璃。例如，存储器材料220可响应于经施加的电压而展现选择装置(例如，切换)性质及存储器(例如，存储)性质两者。作为实例，对于小于单元的阈值电压(VTH)的经施加电压，存储器材料220可保持于“关”状态(例如，非导电状态)。替代地，响应于大于阈值电压的经施加电压，存储器材料220可切换到“开”状态(例如，导电状态)。
然而，实施例不限于图2A中所展示的实例。例如，存储器材料220可包括两种不同材料，其中一种材料用作存储元件材料且另一材料用作开关元件材料(例如，其间具有额外电极材料)。作为实例，存储器材料220可包括可用作存储器单元的开关元件的开关元件材料(例如，OTS的硫属化物合金)及可用作存储器单元的存储元件的存储元件材料(例如，电阻可变材料，例如硫属化物或金属氧化物材料)。
图2A及后续图2B到2G中所展示的材料可经由各种半导体工艺来形成，包含但不限于物理气相沉积(PVD)、化学气相沉积(CVD)及/或原子层沉积(ALD)工艺。此处理可合并各种掩蔽及蚀刻技术以及平面化工艺(例如，化学机械平面化(CMP))。
图2B说明在执行产生开口(例如，沟槽)240的蚀刻之后的图2A中所展示的阵列结构210。尽管说明三个开口240，但是实施例不限于特定数量。在这个实例中，沿y方向穿过第二电极材料222、存储器材料220、第一电极材料218、第一电阻器材料216及第一导电材料214执行蚀刻。执行图2B中所展示的蚀刻产生界定在蚀刻方向上延伸的导电线214及第一电阻器216。
在图2B中所展示的实例中，堆叠不包括第二电阻器材料(例如，如图2E中所展示的第二电阻器材料228)。然而，在数个实施例中，在蚀刻穿过堆叠之前，例如可在第二电极材料222上形成(例如，沉积)第二电阻器材料(例如，使得连同图2B中所展示的其它堆叠材料一起蚀刻第二电阻器材料)。如下文进一步描述，连同图2B中所展示的堆叠一起蚀刻第二电阻器材料可产生包括经隔离的第二电阻器的单元(例如，由在x方向或y方向上跨多个存储器单元非连续的材料228组成的电阻器)。
作为实例，开口240可经由单个图案化掩模蚀刻工艺来形成。然而，实施例不限于此。例如，在蚀刻存储器材料之后但是在蚀刻电阻器材料216及/或导电材料214之前，可在堆叠上形成衬垫材料(例如，电介质)，这可提供例如保护存储器材料220免受用于蚀刻穿过电阻器材料216及/或导电材料214的蚀刻剂影响(例如，以防止材料交叉污染)的益处。
图2C说明分别在开口240中形成密封材料224及填充材料226之后的图2B中所展示的阵列结构210。作为实例，密封材料224可经形成在图2B中所展示的堆叠上。例如，密封材料224可经由例如ALD工艺或保形CVD工艺的工艺来形成。例如，填充材料226可经形成在堆叠上且可用于隔离存储器单元。
密封材料224及填充材料226可为例如电介质材料，例如氧化铝(AlXOY)、氮化硅(Si3N4)、二氧化硅(SiO2)、二氧化钛(TiO2)、氧化镧(La2O3)、铝酸镧(LaAlO3)、氧化镓(Ga2O3)、氧化锆(ZrO2)、氧化锆硅(ZrXSiYOZ)、氧化锆钛(ZrXTiYOZ)、氧化铪(HfO2)、氧化铪钛(HfXTiYOZ)、钛酸锶(SrTiO3)、镧钙锰氧化物(LCMO)、氧化镁(MgO)、二氧化锡(SnO2)、过氧化锌(ZnO2)、钛硅氧化物(TiXSiYOZ)及/或氧化铪硅(HfXSiYOZ)，以及其它合适电介质材料。
图2D说明在执行平面化工艺(例如，CMP)之后的图2C中所展示的阵列结构210。作为实例，可执行平面化工艺以暴露电极材料222的上表面(例如，通过移除密封材料224及填充材料226的部分)。
图2E说明在其上形成第二电阻器材料228及第二导电材料230之后的图2D中所展示的阵列结构210。在数个实施例中，导电材料230可用作所述阵列的导电线(例如，位线)。所述导电材料可包括钨、钛、铂、镍、锶、铪、锆、钽、铝、其氧化物及氮化物、及/或其组合，以及各种其它合适导电及/或半导电金属及金属合金。
图2F说明在执行产生开口242的蚀刻之后的图2E中所展示的阵列结构210。在这个实例中，沿x方向穿过第二导电材料230、第二电阻器材料228、第二电极222、存储器材料220及第一电极218执行蚀刻。
在这个实例中，蚀刻在第一电阻器材料216上结束/停止使得第一电阻器材料216跨多个存储器单元连续(例如，在y方向上)。然而，实施例不限于此。例如，还可穿过第一电阻器材料216执行与图2F相关联的蚀刻使得蚀刻进一步界定第一电阻器材料216。因此，蚀刻第一电阻器材料216两次(例如，在图2B中所说明的蚀刻及图2F中所说明的蚀刻期间)以便产生在多个存储器单元上(例如，在x方向或y方向上)非连续的完全隔离的第一电阻器。
作为实例，开口242可经由单个图案化掩模蚀刻工艺来形成。例如，在蚀刻电阻器材料228之后但是在蚀刻存储器材料220之前，可在堆叠上形成衬垫材料(例如，电介质)，这可提供例如保护存储器材料220免受用于蚀刻穿过电阻器材料228及/或导电材料230的蚀刻剂影响(例如，以防止材料交叉污染)的益处。
图2G说明在开口242中形成相应的密封材料232及填充材料234之后的图2F中所展示的阵列结构210。第二电阻器材料228可为例如氮化钛硅(TiSiN)。然而，实施例不限于此。例如，第一电阻器材料216及第二电阻器材料228可为金属(或半金属)材料，例如氮化钨(WN)、氮化钨硅(WSiN)及/或碳化钨(WC)，以及其它合适材料。例如，形成第一材料216及第二材料228的材料可具有从约1×10-6Ohm*cm到100×10-6Ohm*cm的电阻率范围，但是实施例不限于此。例如，电阻器材料216及/或228可具有至少1×10-3Ohm*cm的相对高电阻。在数个实施例中，电阻器材料216及228中的至少一者具有至少300×10-6Ohm*cm的电阻率。此外，第一电阻器材料216及第二电阻器材料228可各自包括不同电阻器材料。
包括第一电阻器材料216及/或第二电阻器材料228且形成在相应导电线214与230之间的电阻器可防止及/或减少与通过对应存储器单元的电容性放电相关联的电流尖峰的幅值，所述电容性放电与开关元件的状态转变(例如，从开到关)相关联。可“调谐”由材料216及228组成的相应电阻器的电阻以实现与存储器单元的操作相关联的相关联电流尖峰的所要合适幅值。例如，电阻器材料216及218的特定特性(例如，成分、厚度等)可基于各种因素(例如，存储器材料220的成分以及各种其它因素)来选择以实现所要结果。
图3A到3I说明根据本发明的数个实施例的与形成存储器单元阵列的部分相关联的处理步骤的实例的横截面视图。如所说明，在这个实例中，图3A到3I的左侧表示沿y方向(例如，字线方向)的横截面视图，且图3A到3I的右侧表示沿x方向(例如，位线方向)的横截面视图。
图3A说明阵列结构310，其包括形成在第一导电材料314上的电介质材料350及形成在衬底312上的第一导电材料314。尽管衬底312及第一导电材料314分别类似于如关联图2A到2G所描述的衬底212及导电材料214，但是实施例不限于此。
图3B说明在数个后续处理步骤之后的图3A中所展示的阵列结构310。作为实例，后续处理步骤包含穿过电介质材料350执行蚀刻(例如，沿x方向)以形成数个沟槽344，从而在开口344中形成电阻器材料352且在电阻器材料352上形成绝缘材料354。在数个实施例中，绝缘材料354可为电介质材料。例如，电阻器材料352可包括各种材料，例如上文联合电阻器材料216及228所描述的材料。
图3C说明在数个后续处理步骤之后的图3B中所展示的阵列结构310。作为实例，后续处理步骤包含穿过形成在开口344的底部上的电阻器材料352及绝缘材料354执行掩蔽及蚀刻使得多种电阻器材料352及绝缘材料354中的每一者彼此分离，如图3C中所说明。作为实例，后续处理步骤进一步包含用电介质材料356填充多个开口344中的每一者。电介质材料350及356可为相同电介质材料；但是实施例不限于此。
图3D说明在数个后续处理步骤之后的图3C中所展示的阵列结构310。作为实例，后续处理步骤包含在电介质材料356及电阻器材料352及绝缘材料354上执行平面化工艺以界定数个“L形”竖直电阻器(例如，通过暴露电阻器材料352的相应例子的上表面)的，及在平面化表面上形成第一电极材料318、存储器材料320及第二电极材料322。例如，平面化工艺可为CMP工艺。
尽管第一电极材料318经形成在堆叠(例如，包括电介质材料350、电介质材料356、电阻器材料352及绝缘354的堆叠)的平面化表面上，但是实施例不限于此。例如，存储器材料320可经形成在堆叠的平面化表面上而无需在存储器材料320与堆叠之间形成第一电极318。在电阻器材料352及绝缘材料354上形成存储器材料320可进一步增强存储器材料320的表面上的电流拥挤(例如，电流密度的非均匀分布)使得进一步引发存储器材料320的极性。
图3E说明在执行产生开口346的蚀刻之后的图3D中所展示的阵列结构310。在这个实例中，沿y方向穿过第二电极材料322、存储器材料320、第一电极材料318、电介质材料350(包含电阻器材料352及绝缘材料354)及第一导电材料314执行蚀刻。执行图3E中所展示的蚀刻产生界定在y方向(例如，字线方向)上延伸的导电线314。
作为实例，开口346可经由单个图案化掩模蚀刻工艺来形成。然而，实施例不限于此。例如，在蚀刻存储器材料之后但是在蚀刻电介质材料350及/或导电材料314之前，可在堆叠上形成衬垫材料(例如，电介质)，这可提供例如保护存储器材料320免受用于蚀刻穿过电阻器材料350及/或导电材料314的蚀刻剂影响(例如，以防止材料交叉污染)的益处。
图3F说明分别在开口346中形成密封材料324及填充材料326之后的图3E中所展示的阵列结构310。作为实例，密封材料324可经形成在图3E中所展示的堆叠(例如，包括第二电极材料322、存储器材料320、第一电极材料318、电介质材料350(包含电阻器材料352及绝缘材料354)及第一导电材料314的堆叠)上。例如，密封材料324可经由例如ALD工艺或保形CVD工艺的工艺来形成。例如，填充材料326可经形成在堆叠上且可用于隔离存储器单元。密封材料324及填充材料326包括各种材料，例如上文联合密封材料224及填充材料226所描述的材料。
图3G说明在数个后续处理步骤之后的图3F中所展示的阵列结构310。后续处理步骤包含执行平面化工艺(例如，CMP)以暴露电极材料322的上表面(例如，通过移除密封材料324及填充材料326的部分)，及在其平面化表面上形成第二导电材料330。
图3H说明在执行产生开口348的蚀刻之后的图3G中所展示的阵列结构310。在这个实例中，沿x方向穿过第二导电材料330、第二电极材料322、存储器材料320及第一电极材料318执行蚀刻。执行刻蚀产生界定在x方向(例如，位线方向)上延伸的第二导电线330。
作为实例，开口348可经由单个图案化掩模蚀刻工艺来形成。然而，实施例不限于此。例如，在蚀刻存储器材料之后但是在蚀刻存储器材料320之前，可在堆叠上形成衬垫材料(例如，电介质)，这可提供例如保护存储器材料320免受用于蚀刻穿过导电材料330的蚀刻剂影响(例如，以防止材料交叉污染)的益处。
图3I说明分别在开口348中形成密封材料332及填充材料334之后的图3H中所展示的阵列结构310。作为实例，密封材料332可经形成在图3H中所展示的堆叠(例如，包括第二导电材料330、第二电极材料322、存储器材料320及第一电极材料318的堆叠)上。例如，密封材料332可经由ALD工艺或保形CVD工艺来形成。例如，填充材料334可经形成在堆叠上且可用于隔离存储器单元。密封材料332及填充材料334包括各种材料，例如上文联合密封材料224及填充材料226所描述的材料。
电阻器352可为竖直电阻器352(例如，竖直放置在电介质材料352内的电阻器)且可与多个存储器单元中的每一相应者接触。竖直电阻器352可提供电阻以允许相对于电阻器216及/或电阻器228的电阻率的高电阻率。例如，电阻器352在电流流动方向上的长度可大于电阻器216及228的长度。因此，竖直电阻器352可提供大于第一电阻器216及/或第二电阻器228的电阻。
图4是根据本发明的数个实施例的呈计算系统400的形式的设备的框图，计算系统400包含具有电阻器的存储器单元阵列410。如本文中所使用，存储器系统405、控制器408或阵列410也可单独地被视为“设备”。存储器系统405可例如为固态驱动器(SSD)，且可包含主机接口407、控制器408(例如，定序器及/或其它控制电路)数个存储器阵列410，其可被称为存储器410。
控制器408可经由多个通道耦合到主机接口407及存储器阵列410且可用于在存储器系统405与主机403之间传送数据。接口407可呈标准化接口的形式。例如，当存储器系统405在计算系统400中用于数据存储时，接口407可为串行高级技术附件(SATA)、外围组件互连高速(PCIe)或通用串行总线(USB)，以及其它连接器及接口。然而，通常，接口407可提供用于在存储器系统405与具有接口407的兼容接收器的主机403之间传递控制、地址、数据及其它信号的接口。
主机403可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储卡读取器，以及各种其它类型的主机。主机403可包含系统主板及/或底板且可包含数个处理资源(例如，数个处理器)。
控制器408可与存储器阵列410(其在一些实施例中可为单个裸片上的数个存储器阵列)进行通信以控制数据读取、写入及擦除操作，以及其它操作。作为实例，控制器408可在与对应于存储器阵列410的裸片或若干裸片相同或不同的裸片上。
尽管未具体说明，但是控制器408可包含用于将控制器408耦合到存储器阵列410的每一通道的离散存储器通道控制器。例如，控制器408可包含呈硬件及/或固件及/或软件的形式的用于控制对存储器阵列410的存取及/或用于促进主机403与存储器阵列410之间的数据传送的数个组件。
存储器阵列410可包含数个存储器单元(例如，非易失性存储器单元)阵列。例如，阵列410可为包括根据本文中所描述的实施例形成的单元的交叉点阵列。阵列410可为3D存储器阵列。作为实例，存储器单元可为3D交叉点存储器单元。
尽管本文中已说明及描述特定实施例，但是所属领域的一般技术人员将明白，经计算以实现相同结果的布置可替换所展示的特定实施例。本发明旨在涵盖本发明的数个实施例的调适或变动。应理解，上文描述是以说明性方式且非限制性方式进行。在审查上文描述后，上述实施例的组合及本文中未具体描述的其它实施例对于所属领域的一般技术人员来说将是显而易见的。本发明的数个实施例的范围包含其中使用上述结构及方法的其它应用。因此，本发明的数个实施例的范围应参考所附权利要求书连同此权利要求书所享有的等效物的全部范围一起来确定。
在前文具体实施方式中，出于简化本发明的目的，在单个实施例中将一些特征分组在一起。这种发明方法不应被解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的特征的意图。相反，如所附权利要求书所反映，发明标的物在于少于单个所揭示实施例的所有特征。因此，所附权利要求书由此并入具体实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (27)

1.一种形成存储器单元的方法，其包括：
形成第一导电线；
形成第二导电线；及
在所述第一导电线与所述第二导电线之间形成存储器元件，其中形成所述存储器元件包含：
形成一或多种存储器材料；及
形成与所述一或多种存储器材料串联的电阻器，其中所述电阻器经配置以在所述存储器元件的状态转变期间减少通过所述存储器元件的电容性放电。
2.根据权利要求1所述的方法，其中形成所述电阻器包含形成跨多个存储器单元连续的电阻器材料。
3.根据权利要求1所述的方法，其中形成所述一或多种存储器材料包含形成既用作存储元件又用作开关元件的单种存储器材料。
4.根据权利要求1所述的方法，其中形成所述一或多种存储器材料包含形成用作所述存储器元件的存储元件的第一存储器材料及用作所述存储器元件的开关元件的第二存储器材料。
5.根据权利要求1所述的方法，其中所述电阻器是形成在所述第一导电线与所述存储器元件之间的第一电阻器，且其中所述方法包含在所述第二导电线与所述存储器元件之间形成至少第二电阻器。
6.根据权利要求5所述的方法，其中形成所述第一电阻器及所述至少第二电阻器中的至少一者包含形成跨多个存储器单元连续的电阻器材料。
7.根据权利要求5所述的方法，其中：
所述第一导电线包括第一导电材料，所述第二导电线包括第二导电材料，所述第一电阻器包括第一电阻器材料，且所述第二电阻器包括第二电阻器材料，且其中所述方法包含：
在所述第一导电材料上形成所述第一电阻器材料；
在所述第二电阻器材料上形成所述第二导电材料；
通过穿过所述第一导电材料、所述第一电阻器材料、所述开关元件及所述存储元件执行第一蚀刻来形成所述第一导电线；及
通过穿过所述第二导电材料、所述第二电阻器材料、所述开关元件及所述存储元件执行第二蚀刻来形成所述第二导电线。
8.根据权利要求7所述的方法，其中形成所述第二导电线进一步包含蚀刻穿过所述第一电阻器材料。
9.根据权利要求7所述的方法，其中所述方法包含在执行所述第一蚀刻之前形成所述第二电阻器材料使得执行所述第一蚀刻包含蚀刻穿过所述第二电阻器材料。
10.一种存储器单元阵列，其包括：
多条第一导电线，其经形成在第一方向上；
多条第二导电线，其经形成在第二方向上；及
多个存储器单元，其经定位在所述多条第一导电线与所述多条第二导电线之间，所述多个存储器单元中的每一者包括：
存储器元件，其包括一或多种存储器材料；及
电阻器，其中所述电阻器由跨所述多个存储器单元中的多个存储器单元连续的电阻器材料形成。
11.根据权利要求10所述的阵列，其中所述电阻器经形成为与所述多条第一导电线中的相应者直接接触使得所述电阻器跨耦合到所述相应第一导电线的多个存储器单元连续。
12.根据权利要求11所述的阵列，其中所述多个单元存储器单元中的每一者进一步包括所述电阻器与所述多条第一导电线中的所述相应者之间的电极。
13.根据权利要求10所述的阵列，其中所述电阻器包括第一电阻器，且其中所述多个存储器单元中的每一者进一步包括第二电阻器，且其中：
所述第一电阻器经形成在所述存储器元件与所述第一导电线中的相应者之间；且
所述第二电阻器经形成在所述存储器元件与所述第二导电线中的相应者之间。
14.根据权利要求13所述的阵列，其中所述第一电阻器及所述第二电阻器中的至少一者具有至少300×10-6Ohm*cm的电阻率。
15.根据权利要求13所述的阵列，其中所述第二电阻器经隔离使得其跨所述多个存储器单元中的多个存储器单元不连续。
16.根据权利要求10所述的阵列，其中所述一或多种存储器材料包括既用作存储元件又用作开关元件的单种存储器材料。
17.根据权利要求10所述的阵列，其中所述一或多种存储器材料包括用作所述存储器元件的存储元件的第一存储器材料及用作所述存储器元件的开关元件的第二存储器材料。
18.一种形成存储器单元的方法，其包括：
形成第一导电线；
形成第二导电线；及
在所述第一导电线与所述第二导电线之间形成存储器元件，其中形成所述存储器元件包含：
形成用作存储元件及开关元件的一或多种存储器材料；及
形成与所述一或多种存储器材料串联的电阻器，其中所述电阻器跨多个存储器单元连续。
19.根据权利要求18所述的方法，其中形成所述第一导电线包含形成第一导电材料，且其中所述方法包含穿过包含所述第一导电材料的堆叠执行第一蚀刻使得在所述第一蚀刻期间界定所述第一导电线，其中所述第一电阻器包括第一电阻器材料，所述第一电阻器材料在执行所述第一蚀刻之前形成在所述第一导电材料上使得在所述第一蚀刻期间界定所述第一电阻器。
20.根据权利要求19所述的方法，其中形成所述第二导电线包括在所述存储器元件上形成第二导电材料，且其中所述方法包含穿过所述第二导电材料及所述存储器元件执行第二蚀刻使得在所述第二蚀刻期间界定所述第二导电线，其中所述第二电阻器包括第二电阻器材料，所述第二电阻器材料在执行所述第二蚀刻之前形成在所述存储器元件上使得连同所述第二导电材料一起界定所述第二电阻器。
21.根据权利要求20所述的方法，其中所述方法包含穿过所述第一电阻器材料执行所述第二蚀刻使得在所述第二蚀刻期间进一步界定所述第一电阻器。
22.根据权利要求20所述的方法，其中所述方法包含在执行所述第一蚀刻之前在所述存储器元件上形成所述第二电阻器材料使得在所述第一蚀刻及所述第二蚀刻期间界定所述第二电阻器。
23.根据权利要求18所述的方法，其中形成与所述存储元件及所述开关元件串联的所述电阻器包括：
在衬底上形成电介质材料；
穿过所述电介质材料执行蚀刻；
用与所述电阻器相关联的电阻器材料囊封所述电介质材料的暴露表面；
对在所述电介质材料的侧壁上方延伸的所述电阻器材料执行平面化工艺；及
在所述电阻器的平面化表面上形成所述存储器元件。
24.一种形成存储器单元阵列的方法，其包括：
形成包括第一电阻器材料的材料堆叠，所述第一电阻器材料经形成在第一导电线材料与存储器元件材料之间；
穿过所述堆叠执行第一蚀刻工艺以界定在第一方向上延伸的多条第一导电线；
随后执行第二蚀刻工艺，其包含：
通过蚀刻穿过形成在所述堆叠上方的第二导电材料来界定在第二方向上延伸的多条第二导电线；及
通过蚀刻穿过所述存储器元件材料来界定多个存储器元件。
25.根据权利要求24所述的方法，其中：
执行所述第一蚀刻导致在所述第一方向上延伸的多条第一电阻器材料线，且其中执行所述第二蚀刻工艺包含蚀刻穿过所述存储器元件材料且穿过所述多条第一电阻器材料线使得所述第一电阻器材料跨多个存储器单元不连续；且
执行所述第二蚀刻工艺包含蚀刻穿过形成在所述堆叠上的第二电阻材料，从而产生在所述第二方向上延伸的多条第二电阻材料线。
26.根据权利要求24所述的方法，其中形成所述材料堆叠进一步包括形成第二电阻器材料，其中执行所述第一蚀刻工艺包含蚀刻穿过所述第二电阻器材料以形成在所述第一方向上延伸的多条第二电阻器材料线，且其中执行所述第二蚀刻工艺包含蚀刻穿过所述多条第二电阻器材料线使得第二电阻器材料跨多个存储器单元不连续。
27.根据权利要求24所述的方法，其中所述方法包含在执行所述第一蚀刻工艺之前，通过以下步骤形成包括所述第一电阻器材料的多个竖直电阻器：
在所述第一导电线材料上形成第一电介质材料；
在所述第一电介质材料中形成在所述第二方向上延伸的多个沟槽；
在所述多个沟槽中形成所述第一电阻器材料；及
穿过形成在所述多个沟槽中的所述第一电阻器材料执行蚀刻以形成在所述第二方向上延伸的相应多条第一电阻器材料线。
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