CN110768537A

CN110768537A - 一种双边反馈和控制dsr架构

Info

Publication number: CN110768537A
Application number: CN201911141468.1A
Authority: CN
Inventors: 严宗周
Original assignee: Shenzhen Yuan Neng Electrical Appliance Co Ltd
Current assignee: Shenzhen Yuan Neng Electrical Appliance Co Ltd
Priority date: 2019-11-20
Filing date: 2019-11-20
Publication date: 2020-02-07
Anticipated expiration: 2039-11-20
Also published as: CN110768537B

Abstract

本发明属于电子环路检测和控制技术领域、开关电源领域，涉及一种双边反馈和控制DSR架构，不同于常规PSR和SSR架构。包括初级电路，其初级绕组连接有主控芯片U1，所述主控芯片U1分压连接有变压器T1的辅助绕组，所述辅助绕组连接分压电阻对给主控芯片U1的FB1脚供电，从而由所述FB1脚切换新型回路检测和控制电路工作模式；次级电路，作为输出端，其次级绕组连接有次级主控芯片U2，所述次级主控芯片U2内置有同步整流模块；针对CCM连续和临界模式下需要避开周期反馈以防止共通而炸机，通常需要提前关闭或半关闭同步的驱动，此时同步mos管内阻增加，导致次级绕组电压上升，形成包络电压，包络电压互感反馈到初级FB1脚，是一种新型双边监测、反馈和处理的电路。

Description

一种双边反馈和控制DSR架构

技术领域

本发明属于电子环路检测和控制技术领域、开关电源领域，涉及一种双边反馈和控制DSR架构。

背景技术

通常需要SSR副边反馈架构来反馈输出电压电流，但是SSR架构需要431、光耦、分压电阻等器件占空间，且常规PSR不能进行恒流恒功率切换，当18W快充采用恒流模式，5V3A，到12V还是3A，功率达到36W，主控和变压器等会超负荷工作而炸机；当采用恒功率模式，则在12V1.5A没问题，当4V输出电流会达到4.5A而烧坏同步；

艾瓦特的谐振方波检测技术，如图8里的②的位置，进行反馈给初级芯片，进行电压电流参数的更改，这个过程中需几MS甚至几十MS，导致动态相应差；

PI的单独电磁互感反馈，由于其芯片需横跨初次级，在很多线路中，初次极需要分开两块板，或者初次极需要进行隔离时候则不方便使用；

深圳原能电器申请的，在如图8里的②的位置进行RC阻尼降压反馈，需要一定时间去判断，针对CCM连续模式则不好反馈。

另外针对PSR架构，只有在次级退磁开始2-3uS才能捕捉到次级输出电压，空载时候，通常退磁，谐振完之后，通常需要隔几mS或者几十mS，再进行一次轻开启用于检测输出电压，若开启频繁了会导致输出电压浮飘，这样需要加大假负载功耗，降低效率，因此在空载期间输出突然带载，会突然拉低输出电压，而没法及时反馈到初级，只有下一次轻开始才能检测到输出电压不够，这样动态响应差。

发明内容

本发明的目的在于针对现有技术的不足，提供一种双边反馈和控制DSR架构，实现双环路或者多回路反馈检测和控制。

为了实现上述目的，本发明采用了以下技术方案：

一种双边反馈和控制DSR架构，包括：

初级电路，作为输入端，其初级绕组连接有主控芯片U1，所述主控芯片U1有内置合封开关管并连接变压器初级绕制，所述主控芯片U1分压连接有变压器T1的辅助绕组，所述辅助绕组连接分压电阻对给主控芯片U1的FB和FB1脚供电；

当FB1断开，只连接FB脚进行分压，则属于普通PSR架构模式，用来做次级输出电压检测并控制，以及输入过压、欠压保护，以及QR模式检测用；

当FB1脚连接分压电阻或者和FB脚短路连接，则FB1优先于FB脚；并有两大功能：一个功能为达到阈值进行恒流恒功率功能切换；另一功能为进行持续比较，捕捉凸点包络电压来反馈次级输出电压电流。

进一步的，所述次级绕组连接有次级主控芯片U2；所述次级主控芯片U2内部有快充协议模块、同步整流控制模块、以及同步MOS管Q7，以及输出保护MOS管Q8。

进一步的，所述次级主控芯片U2内部的协议模块内置上下偏置电阻并根据设备需要通过FB3脚反馈给同步整流控制模块，在非快充模式下，次级主控芯片U2A可以将分压电阻外置，若在快充模式下，所述分压电阻可以外置也可以内置到次级主控芯片U2的协议芯片内；同步整流根据反馈情况，在退磁阶段通过GATE脚关闭或者半关闭Q7脚驱动电压，从而改变Q7的导通内阻，形成包络电压。

进一步的，在谐振后空载阶段，输出突然由空载转为满载，导致输出电压快速降低，所述协议模块检测到输出电压不够，则通过FB3脚反馈给同步整流控制模块，同步整流根据反馈情况，进行一次GATE轻驱动Q7，从而让EC3流过Q7给次级绕制充电，形成次级绕制的包络电压或者谐振电压；也可以环路设置。

进一步的，所述包络电压通过法拉第电磁感应定律反馈到FB1脚，所述FB1脚根据需要设定，可以是过压、过流；也可以是欠压欠流才做动作形成包络电压；若整体环路设置为欠压欠流才形成包络电压，则主控芯片U1进行强开一次初级绕制；若设定为过压过流才形成包络电压，则不开启初级绕制，进入轻开关或者空载休眠状态。

有益效果:

针对CCM连续和临界模式下需要避开周期反馈以防止共通而炸机，通常需要提前关闭或半关闭同步的驱动，此时同步mos管内阻增加，导致次级绕组电压上升，形成包络电压，包络电压互感反馈到初级FB1脚，是一种新型双边监测、反馈和处理的电路。

附图说明

附图1是本发明在快充当中应用电路原理图；

附图2是本发明在普通电源当中的原理图

附图3是DSR架构主控芯片U1的内部原理示意图；

附图4是DSR架构在快充当中次级主控芯片U2的内部原理示意图；

附图5是DSR架构在非快充次级主控芯片U2A的内部原理示意图；

附图6是DSR架构在退磁阶段初级，次级电流，同步驱动和FB1波形图；

附图7是常规PSR架构和DSR架构动态响应对比波形图；

附图8是目前行业类似专利，在绕组波形中反馈位置图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明实施例中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

参考附图1、图3和图4所示，一种双边反馈和控制DSR架构在快充中的应用原理图，初级电路，作为输入端，其初级绕组连接有主控芯片U1，所述主控芯片U1有内置合封开关并连接变压器初级绕制，所述主控芯片U1分压连接有变压器T1的辅助绕组，所述辅助绕组连接分压电阻对给主控芯片U1的FB和FB1脚供电；实施例中，当FB1断开，只连接FB脚进行分压，则属于普通PSR架构模式，用来做次级输出电压检测和控制用，以及输入过压、欠压保护，以及QR模式检测用；实施例中，当FB1脚连接分压电阻或者和FB脚短路连接，则FB1优先于FB脚；并有两大功能：一个功能为设置恒流恒功率切换检电压阈值，达到阈值进行恒流恒恒功率功能切换；另一功能为进行持续比较，捕捉凸点包络电压来检测次级输出电压电流。实施例中，所述级绕组连接有次级主控芯片U2；所述次级主控芯片U2内部有快充协议模块，同步整流控制模块、以及同步MOS管Q7，以及输出保护MOS管Q8。

参考附图4所示，实施例中，所述次级主控芯片U2内部的协议模块内置上下偏置电阻并根据设备需要通过FB3脚反馈给同步整流控制模块，在非快充模式下，次级主控芯片U2A可以将分压电阻外置，若在快充模式下，所述分压电阻可以外置也可以内置到次级主控芯片U2的协议芯片内；同步整流根据反馈情况，在退磁阶段通过GATE脚关闭或者半关闭Q7脚驱动电压，从而改变Q7的导通内阻，形成包络电压。

参考附图7所示，实施例中，在谐振后空载阶段，输出突然由空载转为满载，导致输出电压快速降低，所述协议模块检测到输出电压不够（过压过流也可以反馈，则主控芯片U1动作相反），同样通过FB3脚反馈给同步整流控制模块，同步整流根据反馈情况，进行一次GATE轻驱动Q7，从而让EC3流过Q7给次级绕制充电，形成次级绕制的包络电压或者谐振电压。

参考附图1和图3所示，所述包络电压通过法拉第电磁感应定律反馈到FB1脚，所述FB1脚根据需要设定，可以是过压、过流；也可以是欠压欠流才做动作形成包络电压；若整体环路设置为欠压欠流才形成包络电压，则主控芯片U1进行强开一次初级绕制，来传递能量给次级；若设定为过压过流才形成包络电压，则不开启初级绕制，进入空载休眠状态。

参考附图2和图5所示，本发明常规输出电压DSR架构：初级电路，作为输入端，其初级绕组连接有主控芯片U1，所述主控芯片U1分压连接有变压器T1的辅助绕组，所述辅助绕组连接分压电阻对给主控芯片U1的FB和FB1脚供电，从而由所述FB1反馈和控制输出电压电流，并设置最低压和最高电压，实施监测输出电压，当次级电路异常时候起保护作用；次级电路，作为输出端，其次级绕组连接有次级主控芯片U2A；所述主控芯片U1的FB脚和FB1脚短接，并连接次级主控芯片U2A，用于检测反馈输出反馈需要的电压以及电流。实施例中，所述分压电阻对内置于所述主控芯片U1中；所述主控芯片U1的FB1脚连接变压器T1的辅助绕组，可实现双边反馈和控制DSR架构，同时可用来检测QR模式，降低开关损坏，提升工作效率。在一些实施例中，通常将偏压分压电阻内置U1内部，以便兼容市场常规芯片。在一些实施例中，所述辅助绕组连接的分压电阻对也可以外置。

参考附图6是DSR架构在退磁阶段初级，次级电流，同步驱动和FB1波形图。

I1指的是常规DCM非连续下次级同步整流的电流波形图。I2指的是在CCM连续模式下，次级同步整流的电流波形图。GATE-1为常规驱动，DCM同步驱动（GATE）时没有提前关闭的波形图，FB1-1对应的反馈到初级U1的FB1脚的波形图，此状态下无包络产生。GATE-2为常规驱动，DCM同步驱动（GATE）时为防止共通，从而采取提前关闭的波形图，对应的是FB1-2：反馈到初级U1的FB1脚的波形图，从这个波形图中，可以了解到其缺陷在于，退磁完成前小包络持续时间短，不足以激发U1来驱动开关管，因此，需要设法来增加退磁完成前小包络的持续时间。GATE-3 为次级反馈式驱动，DCM下为反馈次级输出电压电流，同步驱动（GATE）提前更长时间关闭波形图，对应的为FB1-3：反馈到初级U1的FB1脚的波形图，与GATE-2常规驱动相比较，从FB1-3中可以看出，此处在退磁完成前出现了呈一定倾斜斜度的大包络，可以称之为倾斜大包络，此处的包络维持的时间较FB1-2中的维持时间明显增加。

GATE-4为次级反馈式驱动，DCM下为反馈次级输出电压电流，同步驱动（GATE）时提前斜线性关闭波形图，对应为 FB1-4：反馈到初级U1的FB1脚的波形图，其中，FB1-4中的包络持续时间比FB1-3中的包络持续时间不一定增加，但是，在退磁完成前出现了呈相对恒定的大包络，可以称之为平线大包络。GATE-5为大功率电源常规驱动，DCM下为防止共通而炸机所采用的同步驱动（GATE）分段式斜关闭波形图，具体地，首先使得驱动电压呈一定坡度渐渐减小，实施例中，第一次斜关闭后降压到9V（实际电压根据MOS的特性可以调整），再采用一斜关闭使得电压渐渐减低到5V（实际电压根据MOS的特性可以调整），最后突降为0V从而实现关闭，GATE-5对应的是FB1-5：反馈到初级U1的FB1脚的波形图；在大功率电源常规驱动的情况下，没有出现包络现象，驱动电压呈一定坡度渐渐减小时，FB1-5中电压仍然保持恒定状态，在驱动电压突降时，GATE-5中的电压震荡数次最后停止。GATE-6为中大功率电源次级反馈式驱动，DCM下为防止共通而炸机，同步驱动（GATE）先半关断的波形图，使得驱动电压突降到一个较小的值，实施例中第一次电压突降为从9V（实际电压根据MOS的特性可以调整）突降到3V（实际电压根据MOS的特性可以调整），保持一段较小的时间后，再突降为0V，对应的是FB1-6：反馈到初级U1的FB1脚的波形图，退磁完成前出现了呈一定斜度的大包络。GATE-7为中大功率电源次级反馈式驱动：DCM下为防止共通而炸机，所采用的同步驱动（GATE）多段式关断波形图，具体地，在GATE-6的基础上，在实现驱动电压第一次突降之前，驱动电压经历两次斜度不同的斜关闭或降压过程，实施例中，第一次斜关闭过程中，驱动电压从一个较大的值渐渐降低到9V，第二次斜关闭过程中，驱动电压从9V（实际电压根据MOS的特性可以调整）减低到5V，在保持5V（实际电压根据MOS的特性可以调整）恒定状态下一段时间再降到3V，形成包络电压再关闭，GATE-7对应的是FB1-7：反馈到初级U1的FB1脚的波形图，在波形图中，退磁完成前呈现出一定斜度的大包络。GATE-8为中大功率电源次级反馈式驱动：CCM模式下由于无法判断初级开启时间，无法准确把握提前关断同步驱动时候，所以需要在中段采取一段时间降压驱动的波形图，对在实施例中，驱动电压从9V（实际电压根据MOS的特性可以调整）突降到3V（实际电压根据MOS的特性可以调整），保持一段较小的时间后再增到5V（实际电压根据MOS的特性可以调整），保持5V（实际电压根据MOS的特性可以调整）的恒定状态一段时间后再突降到0V；GATE-8对应的是FB1-8：反馈到主控芯片U1的FB1脚的波形图，退磁完成前呈现了中间大包络，其对应的时间节点为GATE-8中电压的稳定在3V（实际电压根据MOS的特性可以调整）的状态。

附图7是常规PSR架构和DSR架构动态响应对比波形图；

VOUT1为常规PSR空载输出电压波形图，常规PSR在空载突变满载时候，需要等待大约1-3MS，等到下一周期到来才能检测到次级电压，这样会使得电压线性降低，导致动态响应差。

VOUT1下方为NV1，即：常规PSR架构，反馈在绕组上的电压波形图，输出电压凸变后无法反应到初级U1芯片。

GATE-9:在DSR架构下，当次级突变满载时候，GATE9短时间（通常25NS内）开通次级同步MOS管时候的驱动波形图。

NV-9：在DSR架构下，GATE驱动后的空载载突然变满载的情况下，各绕组波形图。

FB1-9：在DSR架构下，形成互感电压的时候，FB1脚的波形图。

VOUT2：在DSR架构下，经过反馈处理后输出电压波形图。

附图8是目前行业类似专利，在绕组波形中反馈位置图；

①为本专利退磁中进行的环路反馈位置，即附图6中的GATE-3、GATE-4、GATE-6、GATE-7和GATE-8的反馈式驱动所带来的反馈所处在的位置图像；特别是巧妙利用在关闭或者半关闭同步，改变次级同步mos的内阻，从而形成的包络，并通过法拉第电磁感应定律反馈到FB1的反馈环路，从而有效地在常规电源里实现多环路反馈，以及实现快充变电压反馈功能。

艾瓦特方波反馈技术的作用位置，以及原能RC阻尼作用的位置。

③为为附图7中GATE-9波形图反馈位置；在PSR原有的架构中，只有次级退磁时候互感监测到次级电压，因此空载时候需要每次隔1-10ms才一次轻开启，但过于频繁地开启需要次级加强假负载能力进行泄放，会增加空载功耗，因此空载突然转满载，需要等到下一周期才能反馈到初级，导致输出电压快速下跌，因此老的PSR架构动态响应差。本发明中，空载情况下，当次级突然从空载转满载时候，次级电压下降，次级芯片监测到次级电压不够，通过次级同步GATE再进行一次轻开通快速导通通常在内，使得次级电容对次级绕组充电而反馈次级电压，使得初级FB1从零电压突变一个尖峰电压，捕捉到有突变电压后马上激活开启初次侧开关管传递能量给次级，从而提升了动态响应速度；这种方式最大优点是可以很快实现量产化，同时可以在连续和非连续下以及空载情况都可以实现反馈。

必易公司环路反馈位置，当次级监测到次级电压过高时候，把次级整流导通，导致共通时候电流变的很大，初级认为是异常，进行关闭的反馈模式进而降低了输出电压

以上所述的实施例，只是本发明的较优选的具体方式之一，本领域的技术员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims

1.一种双边反馈和控制DSR架构，其特征在于，包括：

当FB1脚连接分压电阻或者和FB脚短路连接，则FB1脚优先于FB脚；并有两大功能：一个功能为达到阈值进行恒流恒功率功能切换；另一功能为进行持续比较，捕捉凸点包络电压来反馈次级输出电压电流；

所述次级绕组连接有次级主控芯片U2；所述次级主控芯片U2内部有快充协议模块、同步整流控制模块、以及同步MOS管Q7，以及输出保护MOS管Q8。

2.根据权利要求1所述的新型回路检测和控制电路，其特征在于，所述次级主控芯片U2内部的协议模块内置上下偏置电阻并根据设备需要通过FB3脚反馈给同步整流控制模块，在非快充模式下，次级主控芯片U2A可以将分压电阻外置，若在快充模式下，所述分压电阻可以外置也可以内置到次级主控芯片U2的协议芯片内；同步整流根据反馈情况，在退磁阶段通过GATE脚关闭或者半关闭Q7脚驱动电压，从而改变Q7的导通内阻，形成包络电压。

3.根据权利要求1所述的新型回路检测和控制电路，其特征在于，在谐振后空载阶段，输出突然由空载转为满载，导致输出电压快速降低，所述协议模块检测到输出电压不够，则通过FB3脚反馈给同步整流控制模块，同步整流根据反馈情况，进行一次GATE轻驱动Q7，从而让EC3流过Q7给次级绕制充电，形成次级绕制的包络电压或者谐振电压；也可以环路设置。

4.根据权利要求2或3任意一项所述的新型回路检测和控制电路，所述包络电压通过法拉第电磁感应定律反馈到FB1脚，所述FB1脚根据需要设定，可以是过压、过流；也可以是欠压欠流才做动作形成包络电压；若整体环路设置为欠压欠流才形成包络电压，则主控芯片U1进行强开一次初级绕制；若设定为过压过流才形成包络电压，则不开启初级绕制，进入轻开关或者空载休眠状态。