CN110739222A - 电子装置和半导体封装结构的制造方法 - Google Patents

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方绪南
陈建庆
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Advanced Semiconductor Engineering Inc
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Abstract

一种电子装置包括绝缘层、金属层和至少一个电连接元件。所述绝缘层具有顶面和与所述顶面相对的底面，并且界定开口，所述开口延伸于所述顶面和所述底面之间。所述金属层设置于所述绝缘层的所述开口中，并且具有顶面和与所述顶面相对的底面。所述金属层的所述底面与所述绝缘层的所述底面实质上共平面。所述电连接元件通过晶种层附接到所述金属层的所述底面。

Description

电子装置和半导体封装结构的制造方法
技术领域
本公开涉及电子装置和半导体封装结构的制造方法，并且涉及包括附接于金属层的电连接元件的电子装置，和包括所述电子装置的半导体封装结构的制造方法。
背景技术
半导体芯片可与大量电子元件集成，以实现强大的电气性能。相应地，所述半导体芯片具备大量输入/输出(input/output，I/O)连接件。为了在实现具备大量I/O连接件的半导体芯片的同时，保持小的半导体封装，用于外部连接的封装衬底的接合垫密度可对应地加大。然而，在这种实施方式中，如何将焊球可靠且准确地植设于封装衬底的接合垫上，是值得关注的问题。另外，焊球植设工序(solder ball planting process)是在模封工序(molding process)之后及单分工序(singulation process)之前进行。然而，在模封工序之后，半成品会发生翘曲和收缩，尤其是当半成品具有较大尺寸时，焊球植设工序的难度会增加。
发明内容
在一些实施例中，一种电子装置包括绝缘层、金属层和至少一个电连接元件。所述绝缘层具有顶面和与所述顶面相对的底面，并且界定开口，所述开口延伸于所述顶面和所述底面之间。所述金属层设置于所述绝缘层的所述开口中，并且具有顶面和与所述顶面相对的底面。所述金属层的所述底面与所述绝缘层的所述底面实质上共平面。所述电连接元件通过晶种层附接于所述金属层的所述底面。
在一些实施例中，一种电子装置包括绝缘层、金属层和至少一个电连接元件。所述绝缘层具有顶面和与所述顶面相对的底面，并且界定开口，所述开口延伸于所述顶面和所述底面之间。所述金属层设置于所述绝缘层的所述开口中。所述电连接元件附接于所述金属层，并且具有顶面和与所述顶面相对的底面。所述电连接元件的所述顶面与所述绝缘层的所述底面实质上共平面。
在一些实施例中，一种半导体封装结构的制造方法，包括：(a)提供载体，所述载体具有第一表面，并在所述第一表面上界定多个开口；(b)形成导电材料于所述载体的所述开口中；(c)形成布线结构于所述载体和所述导电材料上；(d)电连接至少一个半导体裸片于所述布线结构；(e)形成封装体以覆盖所述至少一个半导体裸片；和(f)移除所述载体。
附图说明
当结合附图阅读时，从以下具体实施方式容易地理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1显示本公开的一些实施例的电子装置的剖视图。
图2显示图1中区域“A”的放大视图。
图3显示本公开的一些实施例的电子装置的剖视图。
图4显示本公开的一些实施例的电子装置的剖视图。
图5显示本公开的一些实施例的电子装置的剖视图。
图6显示图5中区域“B”的放大视图。
图7显示本公开的一些实施例的电子装置的剖视图。
图8显示本公开的一些实施例的电子装置的剖视图。
图9显示本公开的一些实施例的电子装置的剖视图。
图10显示图9中区域“C”的放大视图。
图11显示本公开的一些实施例的电子装置的剖视图。
图12显示本公开的一些实施例的电子装置的剖视图。
图13显示本公开的一些实施例的电子装置的剖视图。
图14显示本公开的一些实施例的电子装置的剖视图。
图15显示本公开的一些实施例的电子装置的剖视图。
图16显示本公开的一些实施例的组合件的剖视图。
图17显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图18显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图19显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图20显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图21显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图22显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图23显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图24显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图25显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图26显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图27显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图28显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图29显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图30显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图31显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图32显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图33显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图34显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图35显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图36显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图37显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图38显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图39显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图40显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图41显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图42显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图43显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图44显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图45显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图46显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图47显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图48显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图49显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图50显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图51显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图52显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图53显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图54显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图55显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图56显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图57显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图58显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
图59显示本公开的电子装置的制造方法的一些实施例的一或多个阶段。
具体实施方式
贯穿图式和详细描述使用共同参考标号来指示相同或相似元件。根据以下结合附图作出的详细描述将容易地理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本公开的某些方面。当然，这些只是实例且并不意图是限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成或安置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或安置，使得第一特征和第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施方案和/或配置之间的关系。
图形处理单元(graphic processing unit,GPU)产品(例如用于移动电话的GPU)所需的焊球(solder ball)的数目大于40000。因此，如何在有限的封装衬底空间中有效地植设或安装焊球是一重要问题。在比较性半导体封装结构中，焊球之间的间隙可为70微米(μm)。如果更准确地控制焊球植设工序或焊球安装工序的准确度，那么焊球之间的间隙可縮小到50μm。然而，在扇出型产品的封装工序期间，會在模封工序之后发生严重翘曲和收缩，尤其当半成品具有较大尺寸(例如，12英寸晶片)时，翘曲更为严重(例如，翘曲大于2mm)，这将增加后续焊球植设工序(或焊球安装工序)的难度。
对于后上芯封装工序(chip-last packaging process)，形成或设置衬底结构或布线结构(包括至少一个重布层(redistribution layer,RDL)和至少一个钝化层(passivation layer))于载体上，接着，将芯片(或裸片)附接于衬底结构并电连接于RDL。最终，形成或设置模封化合物(molding compound)以覆盖芯片(或裸片)和衬底结构的表面。举例来说，玻璃载体或硅氧烷载体的杨氏模量(Young's modulus)是100-200GPa；金属载体的杨氏模量是300GPa；衬底结构的钝化层的杨氏模量是10-30GPa；且模封化合物的杨氏模量是10-30GPa。由于载体的杨氏模量远大于衬底结构的钝化层和模封化合物，因此载体可在封装工序期间固持衬底结构和模封化合物。然而，当在模封工序之后移除载体以形成半成品(包含衬底结构和模封化合物)时，归因于衬底结构和模封化合物之间的CTE失配(mismatch)，半成品将发生翘曲和收缩。此外，衬底结构和模封化合物之间可能发生脱层。
另外，衬底结构收缩将导致垫移位。也就是说，衬底结构的接合垫不位于预定位置且可移位到非预期位置。在最不利情况下，垫移位的距离甚至大于接合垫的宽度(例如，垫移位的距离可大于80μm)。在焊球植设工序或焊球安装工序期间，焊球通过模板(Stencil)的通孔落到衬底结构的接合垫。对于理想情况，模板的每一个通孔位于衬底结构的每一个接合垫的正上方，使得焊球的垂直中心轴线可以与接合垫的中心轴线对准。因此，焊球可落在接合垫的中心上。在更糟情况下，发生垫移位，然而，如果垫移位的距离小于接合垫的宽度的一半，那么落在移位垫上的焊球在回焊工序期间会因焊球的内聚力而被拉回到接合垫的顶面。也就是说，当焊球的中心处于接合垫的周缘所涵盖的区域内时，略偏移的焊球可被焊球的内聚力拉回，使得焊球仍可植设于接合垫上。在最不利情况下，垫移位的距离大于接合垫的宽度的一半，因此，焊球的中心将落在接合垫的周缘外。即使焊球在回焊工序期间具有内聚力，焊球仍无法被拉回到接合垫的顶面，使得焊球无法落到预定位置。也就是说，焊球无法植设于接合垫上，因而导致焊球掉落。因此，焊球和衬底结构之间的接合良率变低。考虑到上文，虽然接合垫的尺寸增加可减少焊球掉落的问题，但接合垫增加的尺寸将无法实现衬底结构的细间距效果。
本公开解决上述问题中的至少一些问题并且提供改进的电子装置，以及用于制造包含所述电子装置的半导体封装结构的改进技术。在电子装置中，且于类似地布线结构或衬底结构中，用于外部连接的电连接元件是在模封工序之前形成。因此，电连接元件的位置可以与衬底结构的接合垫的位置对准，且将不会发生掉落问题。此外，由于载体的杨氏模量远大于衬底结构的钝化层和模封化合物，且载体是在电连接元件设置于布线结构或衬底结构之后移除，因此载体可在封装工序期间固持衬底结构和模封化合物。因此，衬底结构和模封化合物将不会发生翘曲和收缩，且将不会在衬底结构和模封化合物之间发生脱层。
图1显示本公开的一些实施例的电子装置1的剖视图。电子装置1包括布线结构2、晶种层(Seed layer)14和至少一个电连接元件12。布线结构2可为衬底结构，并且可包括第一绝缘层20、第一金属层21、第二绝缘层22、第二金属层23、第三绝缘层24、第三金属层25、第四绝缘层26和至少一个凸块下金属层(under bump metallization,UBM)27。
第一绝缘层20具有顶面201和与顶面201相对的底面202。第一绝缘层20界定贯穿第一绝缘层20的至少一个开口203。开口203延伸于顶面201和底面202之间。第一绝缘层20的材料可包含绝缘材料、钝化材料、介电材料或阻焊剂材料，例如苯并环丁烯(benzocyclobutene,BCB)类聚合物或聚酰亚胺(polyimide,PI)。在一些实施例中，第一绝缘层20可包含可固化感光型介电(photoimageable dielectric,PID)材料，例如环氧树脂或包含光引发剂的PI。第一绝缘层20的厚度可大于约5μm。在一些实施例中，第一绝缘层20的厚度可为约7μm。
第一金属层21可为图案化线路结构(例如，重布层(redistribution layer,RDL))，并且设置于第一绝缘层20的顶面201上和第一绝缘层20的开口203中。在第一金属层21与第一绝缘层20之间可另包括晶种层(未示出)。晶种层的材料可为钛、铜、其它金属或合金，且可通过例如溅镀形成。第一金属层21的材料可包含铜，并且可通过例如镀覆形成。第一金属层21的厚度可大于或等于第一绝缘层20的厚度。在一些实施例中，第一绝缘层20的厚度可大于约5μm。第一金属层21具有顶面211和与顶面211相对的底面212。第一金属层21的底面212显露于第一绝缘层20的底面202，并且与第一绝缘层20的底面202实质上共平面。第一金属层21的底面212的显露部分形成用于外部连接的接合垫。
第二绝缘层22覆盖第一绝缘层20和第一金属层21的至少部分。如图1所示，第二绝缘层22设置于第一绝缘层20的顶面201上。第二绝缘层22具有顶面221和与顶面221相对的底面222。第二绝缘层22界定贯穿第二绝缘层22的至少一个开口223，以显露第一金属层21的一部分。第二绝缘层22的材料可包含绝缘材料、钝化材料、介电材料或阻焊剂材料，例如苯并环丁烯(BCB)类聚合物或聚酰亚胺(PI)。在一些实施例中，第二绝缘层22可包含可固化感光型介电(PID)材料，例如环氧树脂或包含光引发剂的PI。第二绝缘层22的厚度可为约9μm。
第二金属层23可为图案化线路结构(例如，重布层(RDL))，并且设置于第二绝缘层22的顶面221上和第二绝缘层22的开口223中，以接触或电连接第一金属层21的显露部分。在第二金属层23与第二绝缘层22之间可另包括晶种层(未示出)。晶种层的材料可为钛、铜、其它金属或合金，且可通过例如溅镀形成。第二金属层23的材料可包含铜，并且可通过例如镀覆形成。第二金属层23的厚度可大于约8μm。
第三绝缘层24覆盖第二绝缘层22和第二金属层23的至少部分。如图1所示，第三绝缘层24设置于第二绝缘层22的顶面221上。第三绝缘层24具有顶面241和与顶面241相对的底面242。第三绝缘层24界定贯穿第三绝缘层24的至少一个开口243，以显露第二金属层23的一部分。第三绝缘层24的材料可包含绝缘材料、钝化材料、介电材料或阻焊剂材料，例如苯并环丁烯(BCB)类聚合物或聚酰亚胺(PI)。在一些实施例中，第三绝缘层24可包含可固化感光型介电(PID)材料，例如环氧树脂或包含光引发剂的PI。第三绝缘层24的厚度可为约9μm。
第三金属层25可为图案化线路结构(例如，重布层(RDL))，并且设置于第三绝缘层24的顶面241上和第三绝缘层24的开口243中，以接触或电连接第二金属层23的显露部分。在第三金属层25和第三绝缘层24之间可另包括晶种层(未示出)。晶种层的材料可为钛、铜、其它金属或合金，且可通过例如溅镀形成。第三金属层25的材料可包含铜，并且可通过例如镀覆形成。第三金属层25的厚度可为约8μm。
第四绝缘层26覆盖第三绝缘层24和第三金属层25的至少部分。如图1所示，第四绝缘层26设置于第三绝缘层24的顶面241上。第四绝缘层26具有顶面261和与顶面261相对的底面262。第四绝缘层26界定贯穿第四绝缘层26的至少一个开口263，以显露第三金属层25的一部分。第四绝缘层26的材料可包含绝缘材料、钝化材料、介电材料或阻焊剂材料，例如苯并环丁烯(BCB)类聚合物或聚酰亚胺(PI)。在一些实施例中，第四绝缘层26可包含可固化感光型介电(PID)材料，例如环氧树脂或包含光引发剂的PI。第四绝缘层26的厚度可为约9μm。
凸块下金属层(UBM)27电连接于第三金属层25。如图1所示，UBM 27设置于第四绝缘层26的开口263中，且UBM 27的一部分可延伸于第四绝缘层26的顶面261上。在一些实施例中，UBM 27包含依序设置于第四绝缘层26的开口263中的UBM晶种层、铜层、镍层和金层。UBM晶种层的材料可为钛、铜、其它金属或合金。
如上文所述，布线结构2包括四个绝缘层(或钝化层)和三个金属层，且被称为“4P3M”结构。应注意，布线结构2可为包括五个绝缘层(或钝化层)和四个金属层的“5P4M”结构、包括五个绝缘层(或钝化层)和五个金属层的“5P5M”结构，或包括一个绝缘层(或钝化层)和一个金属层的“1P1M”结构。
晶种层14可包括第一导电层141和第二导电层142。晶种层14的第一导电层141的材料包含可由物理气相沉积(physical vapor deposition,PVD)形成的钛-钨(TiW)合金。晶种层14的第二导电层142的材料包含可由物理气相沉积(PVD)形成的铜。第一导电层141的厚度可小于1μm，且第二导电层142的厚度可小于1μm。如图1所示，晶种层14凸设于第一金属层21的底面212。也就是说，晶种层14设置于第一金属层21的底面212上并低于所述底面212。晶种层14的第二导电层142接触和/或电连接布线结构2的第一金属层21的底面212的显露部分。
电连接元件12(例如，焊料凸块)通过晶种层14附接及电连接于第一金属层21的底面212，以用于外部连接。如图1所示，电连接元件12附接及电连接于晶种层14的第一导电层141。也就是说，电连接元件12凸设于晶种层14的底面和第一绝缘层20的底面202。电连接元件12的材料包含银-锡(AgSn)合金。电连接元件12的厚度可大于约20μm。电连接元件12呈矩形柱状、圆柱状或其它支柱类型的形状，这是由于不对电子装置1进行回焊工序(reflowprocess)。也就是说，图1的电连接元件12不呈球状。
在图1所示的实施例中，电连接元件12和晶种层14是在布线结构2形成之前形成的。因此，电连接元件12和晶种层14是设置于布线结构2的第一金属层21的底面212的显露部分(即接合垫)的正上方。也就是说，电连接元件12和晶种层14的垂直中心轴线可实质对准第一金属层21的底面212的显露部分(即接合垫)的中心轴线。另外，即使布线结构2发生翘曲，电连接元件12和晶种层14可与第一金属层21的底面212的显露部分(即接合垫)一起移位或移动。因此，可改进电连接元件12和布线结构2之间的接合良率。此外，不需要加大第一金属层21的底面212的显露部分(即接合垫)的尺寸。在一些实施例中，电连接元件12之间的间隙可小于约70μm、约60μm或约50μm，且电连接元件12的高宽比(aspect ratio)(厚度/宽度)可大于或等于约1、约1.2、约1.5或约2。
图2显示图1中区域“A”的放大视图。第一绝缘层20的开口203包括顶部2031和底部2032。顶部2031具有第一宽度W1，且底部2032具有第二宽度W2。顶部2031的第一宽度W1大于底部2032的第二宽度W2，因此，开口203从顶部2031往底部2032逐渐变窄。然而，在其它实施例中，顶部2031的第一宽度W1可大致等于底部2032的第二宽度W2。应注意，底部2032的第二宽度W2是第一金属层21的底面212的显露部分(即接合垫)的宽度。电连接元件12的宽度大致等于晶种层14的宽度，两者都定义为第三宽度W3。第一金属层21的底面212的显露部分(即接合垫)的第二宽度W2小于或等于电连接元件12和晶种层14的第三宽度W3(例如，可为约1.0倍，小于约0.9倍，小于约0.8倍，小于约0.7倍或小于约0.6倍)。举例来说，(W2/W3)的比可在1.0-0.8、0.9-0.7或0.8-0.6的范围内。如图2所示，晶种层14的中心部分可接触第一金属层21的底面212的整个显露部分(即接合垫)，且晶种层14的周边部分(例如，左侧和右侧)可接触第一绝缘层20的底面202。应注意，第一金属层21的底面212的整个显露部分(即接合垫)通过化学方法(例如，PVD)连接于晶种层14的中心部分，且第一绝缘层20的底面202通过物理方法(例如，粘附)连接于晶种层14的周边部分(例如，左侧和右侧)。因此，第一金属层21的底面212的显露部分(即接合垫)和晶种层14之间的接合力大于第一绝缘层20的底面202和晶种层14之间的接合力。
图3显示本公开的一些实施例的电子装置3的剖视图。图3的电子装置3是半导体封装结构，且包括图1的电子装置1、第一半导体裸片32、至少一个第一互连元件31、第二半导体裸片34、至少一个第二互连元件33和封装体(encapsulant)36。电子装置1包括如上文所述的布线结构2、晶种层14和电连接元件12。第一半导体裸片32的功能和尺寸可与第二半导体裸片34的功能和尺寸相同或不相同。第一半导体裸片32通过第一互连元件31和UBM 27电连接于布线结构2的第三金属层25。举例来说，第一半导体裸片32包括至少一个第一凸块垫321。第一互连元件31设置于UBM 27上并且连接于第一凸块垫321。在一些实施例中，第一互连元件31可以由预焊料(pre-solder)或焊球形成。类似地，第二半导体裸片34通过第二互连元件33和UBM 27电连接于布线结构2的第三金属层25。举例来说，第二半导体裸片34包括至少一个第二凸块垫341。第二互连元件33设置于UBM 27上并且连接于第二凸块垫341。在一些实施例中，第二互连元件33可以由预焊料或焊球形成。
封装体36设置于第四绝缘层26上，并且包封和覆盖第一半导体裸片32、第一互连元件31、第二半导体裸片34、第二互连元件33和UBM 27。封装体36的材料可为具有或不具有填料的模封化合物。封装体36和布线结构2同时单分，以使封装体36的侧面与布线结构2的侧面实质上共平面。
图4显示本公开的一些实施例的电子装置1a的剖视图。电子装置1a类似于图1和图2中示出的电子装置1，不同之处在于电子装置1a另包括插设于电连接元件12和晶种层14的第一导电层141之间的阻障层(barrier layer)16。阻障层16的材料可包含可由物理气相沉积(PVD)形成的镍。阻障层16的厚度可小于1μm。在图1和图2所示的实施例中，不包括阻障层，因此，在回焊工序期间，晶种层14的第二导电层142中的铜和第一金属层21中的铜会快速进入电连接元件12，进而形成金属间化合物(intermetallic compounds,IMCs)，例如Cu6Sn5和Cu3Sn4。Cu3Sn4IMC是会降低电连接元件12和第一金属层21之间的接合可靠性的脆性材料。如图4所示，阻障层16可抑止IMC的形成，尤其是Cu3Sn4IMC的形成，因此，可增加电连接元件12和第一金属层21之间的接合可靠性。
图5显示本公开的一些实施例的电子装置1b的剖视图。电子装置1b类似于图1和图2中示出的电子装置1，不同之处在于省略电子装置1的晶种层14。因此，电连接元件12附接和电连接于第一金属层21的底面212的显露部分，以用于外部连接。电连接元件12具有顶面121和与顶面121相对的底面122。电连接元件12的顶面121与第一绝缘层20的底面202实质上共平面。如图5所示，电连接元件12凸设于第一金属层21的底面212和第一绝缘层20的底面202。电连接元件12呈矩形柱状、圆柱状或其它支柱类型的形状，这是由于不对电子装置1b进行回焊工序。电连接元件12是在布线结构2形成之前形成的。因此，电连接元件12是设置于布线结构2的第一金属层21的底面212的显露部分(即接合垫)的正上方。也就是说，电连接元件12的垂直中心轴线可实质对准第一金属层21的底面212的显露部分(即接合垫)的中心轴线实。另外，即使布线结构2发生翘曲，电连接元件12可与第一金属层21的底面212的显露部分(即接合垫)一起移位或移动。因此，可改进电连接元件12和布线结构2之间的接合良率。此外，不需要加大第一金属层21的底面212的显露部分(即接合垫)的尺寸。
图6显示图5中区域“B”的放大视图。图6的开口203与图2的开口203相同，且从顶部2031往底部2032逐渐变窄。电连接元件12的宽度定义为第三宽度W3。第一金属层21的底面212的显露部分(即接合垫)的第二宽度W2小于或等于电连接元件12的第三宽度W3(例如，可为约1.0倍，小于约0.9倍，小于约0.8倍，小于约0.7倍或小于约0.6倍)。举例来说，(W2/W3)的比可在1.0-0.8、0.9-0.7或0.8-0.6的范围内。如图6所示，电连接元件12的中心部分可接触第一金属层21的底面212的整个显露部分(即接合垫)，且电连接元件12的周边部分(例如，左侧和右侧)可接触第一绝缘层20的底面202。应注意，第一金属层21的底面212的整个显露部分(即接合垫)通过化学方法(例如，PVD)连接于电连接元件12的中心部分，且第一绝缘层20的底面202通过物理方法(例如，粘附)连接于电连接元件12的周边部分(例如，左侧和右侧)。因此，第一金属层21的底面212的显露部分(即接合垫)和电连接元件12之间的接合力大于第一绝缘层20的底面202和电连接元件12之间的接合力。
图7显示本公开的一些实施例的电子装置3a的剖视图。电子装置3a类似于图3的电子装置3，不同之处在于省略电子装置1的晶种层14。图7的电子装置3a是半导体封装结构，且包括图5的电子装置1b、第一半导体裸片32、第一互连元件31、第二半导体裸片34、第二互连元件33和封装体36。电子装置1b包括如上文所述的布线结构2和电连接元件12。第一半导体裸片32通过第一互连元件31和UBM 27电连接布于线结构2的第三金属层25。第二半导体裸片34通过第二互连元件33和UBM 27电连接于布线结构2的第三金属层25。封装体36设置于第四绝缘层26上，并且包封和覆盖第一半导体裸片32、第一互连元件31、第二半导体裸片34、第二互连元件33和UBM 27。封装体36的材料可为具有或不具有填料的模封化合物。封装体36和布线结构2同时单分，以使封装体36的侧面与布线结构2的侧面实质上共平面。
图8显示本公开的一些实施例的电子装置1c的剖视图。电子装置1c类似于图5中示出的电子装置1b，不同之处在于电子装置1c另包括插设于电连接元件12和第一金属层21的底面212之间的阻障层16。阻障层16设置于第一绝缘层20的开口203中，且阻障层16的底面与第一绝缘层20的底面202实质上共平面。阻障层16的材料可包含可由物理气相沉积(PVD)形成的镍。阻障层16的厚度可小于1μm。阻障层16可抑止IMC的形成，尤其是Cu3Sn4IMC的形成，因此，可增加电连接元件12和第一金属层21之间的接合可靠性。
图9显示本公开的一些实施例的电子装置3b的剖视图。图10显示图9中区域“C”的放大视图。电子装置3b是半导体封装结构，且类似于图7的电子装置3a，不同之处在于电子装置1d的结构。图9的电子装置1d另包括第一金属层21下方的晶种层15。晶种层15的布局和图案与第一金属层21的布局和图案相同。晶种层15插设于第一金属层21和第一绝缘层20之间。也就是说，晶种层15设置于顶面201上和第一绝缘层20的开口203中。另外，晶种层15插设于第一金属层21和电连接元件12之间。晶种层15的底面与第一绝缘层20的底面202实质上共平面。晶种层15可包括第一导电层151和第二导电层152。晶种层15的第一导电层151的材料包含可由物理气相沉积(PVD)形成的钛-钨(TiW)合金。晶种层15的第二导电层152的材料包含可由物理气相沉积(PVD)形成的铜。第一导电层151的厚度可小于1μm，且第二导电层152的厚度可小于1μm。晶种层15的第一导电层151接触和/或电连接于电连接元件12。
图11显示本公开的一些实施例的电子装置3c的剖视图。电子装置3c是半导体封装结构，且类似于图3的电子装置3，不同之处在于电子装置1e的结构。图11的电子装置1e另包括设置于电连接元件12中的至少一个实心核球40。在一些实施例中，实心核球40可为铜核球。如图11所示，实心核球40的顶端可接触晶种层14的第一导电层141。当电子装置3c安装于母板时，实心核球40可作为支座，以防止倾斜。
图12显示本公开的一些实施例的电子装置3d的剖视图。电子装置3d是半导体封装结构，且类似于图3的电子装置3，不同之处在于电连接元件12的结构。由于对图12的电子装置3d进行回焊工序，因此电连接元件12因熔融的内聚力而变成球状。
图13显示本公开的一些实施例的电子装置3e的剖视图。电子装置3e是半导体封装结构，且类似于图7的电子装置3a，不同之处在于电连接元件12的结构。由于对图13的电子装置3e进行回焊工序，因此电连接元件12因熔融的内聚力而变成球状。
图14显示本公开的一些实施例的电子装置3f的剖视图。电子装置3f是半导体封装结构，且类似于图9的电子装置3b，不同之处在于电连接元件12的结构。由于对图14的电子装置3f进行回焊工序，因此电连接元件12因熔融的内聚力而变成球状。
图15显示本公开的一些实施例的电子装置3g的剖视图。电子装置3g是半导体封装结构，且类似于图11的电子装置3c，不同之处在于电连接元件12的结构。由于对图15的电子装置3g进行回焊工序，因此电连接元件12因熔融的内聚力而变成球状。
图16显示本公开的一些实施例的组合件5的剖视图。在组合件5中，图3的电子装置3安装于母板42。母板42包括多个衬垫421，且电子装置3的电连接元件12接触母板42的衬垫421。由于电连接元件12在回焊工序之前呈矩形柱状或圆柱状，因此电连接元件12和母板42的衬垫421之间的接触面积大于焊球和母板42的衬垫421之间的接触面积。因此，回焊工序之后的组合件5的结合质量和可靠性可增加。
图17到图29显示本公开的电子装置3(例如，半导体封装结构)的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图3所示的电子装置3(例如，半导体封装结构)的电子装置。
参考图17，提供载体44。载体44可由陶瓷、硅、玻璃或金属制成。载体44具有第一表面441和与第一表面441相对的第二表面442，并且在第一表面441上界定多个开口443。每一个开口443为凹设于第一表面441且不贯穿载体44的盲孔。开口443可通过等离子蚀刻形成，且开口443的形状可为任何形状。举例来说，俯视开口443可为圆形或矩形。在一些实施例中，开口443之间的间隙可小于约70μm、约60μm或约50μm，且开口443的深宽比(深度/宽度)可大于或等于约1、约1.2、约1.5或约2。
参考图18，通过例如涂布形成或设置离型层(release layer)46于载体44的开口443中和第一表面441上。
参考图19，通过例如印刷形成或设置导电材料12a于载体44的开口443中的离型层46上。导电材料12a的材料包含焊接材料例如银-锡(AgSn)合金。在一些实施例中，导电材料12a的顶面可与载体44的第一表面441上的离型层46的顶面实质上共平面。
参考图20，通过例如溅镀形成或设置晶种层14于导电材料12a上和载体44的第一表面441上的离型层46上。在一些实施例中，晶种层14可包括第一导电层141和第二导电层142。晶种层14的第一导电层141的材料包含可通过物理气相沉积(PVD)形成的钛-钨(TiW)合金。晶种层14的第二导电层142的材料包含可通过物理气相沉积(PVD)形成于第一导电层141上的铜。第一导电层141的厚度可小于1μm，且第二导电层142的厚度可小于1μm。如图20所示，晶种层14的第一导电层141接触和/或电连接于导电材料12a。
参考图21到图24，形成或设置布线结构2于晶种层14上。因此，布线结构2是形成或设置于载体44和导电材料12a上。参考图21，通过例如涂布形成或设置第一绝缘层20于晶种层14的第二导电层142上。第一绝缘层20的材料可包含绝缘材料、钝化材料、介电材料或阻焊剂材料，例如苯并环丁烯(BCB)类聚合物或聚酰亚胺(PI)。在一些实施例中，第一绝缘层20可包含可固化感光型介电(PID)材料，例如环氧树脂或包含光引发剂的PI。第一绝缘层20的厚度可大于约5μm。在一些实施例中，第一绝缘层20的厚度可为约7μm。第一绝缘层20具有顶面201和与顶面201相对的底面202。
参考图22，通过例如光刻(photolithography)移除第一绝缘层20的部分，以形成显露晶种层14的部分的多个开口203。开口203贯穿第一绝缘层20，也就是说，开口203延伸于顶面201与底面202之间。开口203的位置可对应于导电材料12a的位置。如图22所示，开口203设置于导电材料12a正上方。如图2所示，第一绝缘层20的开口203包括顶部2031和底部2032。顶部2031具有第一宽度W1，且底部2032具有第二宽度W2。顶部2031的第一宽度W1大于底部2032的第二宽度W2，因此，开口203从顶部2031往底部2032逐渐变窄。然而，在其它实施例中，顶部2031的第一宽度W1可大致等于底部2032的第二宽度W2。电连接元件12的宽度定义为第三宽度W3。开口203的底部2032的第二宽度W2小于或等于电连接元件12的第三宽度W3(例如，可为约1.0倍，小于约0.9倍，小于约0.8倍，小于约0.7倍或小于约0.6倍)。举例来说，(W2/W3)的比可在1.0-0.8、0.9-0.7或0.8-0.6的范围内。
参考图23，形成第一金属层21于第一绝缘层20的开口203中和晶种层14的显露部分上。第一金属层21可为图案化线路结构(例如，重布层(RDL))，且设置于第一绝缘层20的顶面201上和第一绝缘层20的开口203中。在第一金属层21与第一绝缘层20之间可另包括晶种层(未示出)。第一金属层21的材料可包含铜，并且可通过例如镀覆形成。第一金属层21的厚度可大于或等于第一绝缘层20的厚度。在一些实施例中，第一绝缘层20的厚度可大于约5μm。第一金属层21具有顶面211和与顶面211相对的底面212。第一金属层21的底面212显露于第一绝缘层20的底面202，并且与第一绝缘层20的底面202实质上共平面。第一金属层21的底面212的显露部分形成用于外部连接的接合垫。
如图23所示，晶种层14的中心部分可接触第一金属层21的底面212的整个显露部分(即接合垫)，且晶种层14的周边部分(例如，左侧和右侧)可接触第一绝缘层20的底面202。应注意，第一金属层21的底面212的整个显露部分(即接合垫)通过化学方法(例如，PVD)连接于晶种层14的中心部分，且第一绝缘层20的底面202通过物理方法(例如，粘附)连接于晶种层14的周边部分(例如，左侧和右侧)。因此，第一金属层21的底面212的显露部分(即接合垫)和晶种层14之间的接合力大于第一绝缘层20的底面202和晶种层14之间的接合力。
同时，导电材料12a通过晶种层14附接及电连接于第一金属层21的底面212。如图23中所展示，导电材料12a附接及电连接于晶种层14的第一导电层141。也就是说，导电材料12a从晶种层14的底面和第一绝缘层20的底面202突出。由于载体44的杨氏模量远大于第一绝缘层20，载体44可固持第一绝缘层20。因此，第一绝缘层20将不发生翘曲，且第一金属层21的底面212的显露部分(即接合垫)将不移位，且将设置于预定位置上。也就是说，第一金属层21的底面212的显露部分(即接合垫)可精确地设置于导电材料12a上方。
参考图24，第二绝缘层22、第二金属层23、第三绝缘层24、第三金属层25、第四绝缘层26、至少一个凸块下金属层(UBM)27随后形成于第一绝缘层20和第一金属层21上，以形成布线结构2。应注意，导电材料12a和晶种层14是在布线结构2形成之前形成的，且第一金属层21的底面212的显露部分(即接合垫)和晶种层14(和导电材料12a)之间的接合是在模封工序之前形成。因此，导电材料12a和晶种层14的垂直中心轴线可实质对准第一金属层21的底面212的显露部分(即接合垫)的中心轴线。另外，即使布线结构2发生翘曲，导电材料12a和晶种层14可与第一金属层21的底面212的显露部分(即接合垫)一起移位或移动。因此，可改进导电材料12a和布线结构2之间的接合良率。此外，不需要加大第一金属层21的底面212的显露部分(即接合垫)的尺寸。在一些实施例中，导电材料12a之间的间隙可小于约70μm、约60μm或约50μm，且导电材料12a的高宽比(厚度/宽度)可大于或等于约1、约1.2、约1.5或约2。
如上文所述，布线结构2包括四个绝缘层(或钝化层)和三个金属层，且被称为“4P3M”结构。应注意，布线结构2可为包括五个绝缘层(或钝化层)和四个金属层的“5P4M”结构、包括五个绝缘层(或钝化层)和五个金属层的“5P5M”结构，或包括一个绝缘层(或钝化层)和一个金属层的“1P1M”结构。
在一些实施例中，如果移除载体44和离型层46，且通过例如蚀刻移除晶种层14不被导电材料12a覆盖的部分，那么可得到图1的电子装置1。应注意，导电材料12a变成电连接元件12。在一些实施例中，如果阻障层16(图4)是在晶种层14形成之前(即在图20的阶段之前)形成于导电材料12a上，那么可得到图4的电子装置1a。
参考图25，电连接第一半导体裸片32和第二半导体裸片34于布线结构2。第一半导体裸片32的功能和尺寸可与第二半导体裸片34的功能和尺寸相同或不相同。第一半导体裸片32通过第一互连元件31和UBM 27并以倒装芯片接合方式(flip chip bonding)电连接于布线结构2的第三金属层25。举例来说，第一半导体裸片32包括至少一个第一凸块垫321。第一互连元件31设置于UBM 27上并且连接于第一凸块垫321。在一些实施例中，第一互连元件31可以由预焊料或焊球形成。类似地，第二半导体裸片34通过第二互连元件33和UBM 27并以倒装芯片接合方式电连接于布线结构2的第三金属层25。举例来说，第二半导体裸片34包括至少一个第二凸块垫341。第二互连元件33设置于UBM 27上并且连接到第二凸块垫341。在一些实施例中，第二互连元件33可以由预焊料或焊球形成。
参考图26，形成或设置封装体36于布线结构2的第四绝缘层26上，以包封和覆盖第一半导体裸片32、第一互连元件31、第二半导体裸片34、第二互连元件33和UBM 27。封装体36的材料可为具有或不具有填料的模封化合物。
参考图27，移除载体44。同时，即使布线结构2和封装体36发生翘曲，导电材料12a和晶种层14可与第一金属层21的底面212的显露部分(即接合垫)一起移位或移动。因此，可改进导电材料12a和布线结构2之间的接合良率。
参考图28，移除离型层46。
参考图29，通过例如蚀刻移除晶种层14不被导电材料12a覆盖的部分。同时，导电材料12a变成电连接元件12。接着，进行单分工序，以得到如图3所示的电子装置3(即半导体封装结构)。同时单分封装体36和布线结构2，以使封装体36的侧面与布线结构2的侧面实质上共平面。应注意，如果对图3的电子装置3进行回焊工序，那么电连接元件12(即导电材料12a)因回焊并熔融的内聚力而变成球状，以得到如图12所示的电子装置3d(即半导体封装结构)。
图30到图41显示本公开的电子装置3a(例如，半导体封装结构)的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图7所示的电子装置3a(例如，半导体封装结构)的电子装置。
参考图30，提供载体44。载体44可由陶瓷、硅、玻璃或金属制成。载体44具有第一表面441和与第一表面441相对的第二表面442，并且在第一表面441上界定多个开口443。每一个开口443为凹设于第一表面441且不贯穿载体44的盲孔。
参考图31，通过例如涂布形成或设置离型层46于载体44的开口443中和第一表面441上。
参考图32，通过例如溅镀形成或设置晶种层14于载体44的开口443中和第一表面441上的离型层46上。在一些实施例中，晶种层14可包括第一导电层141和第二导电层142。晶种层14的第一导电层141的材料包含可通过物理气相沉积(PVD)形成的钛-钨(TiW)合金。晶种层14的第二导电层142的材料包含可通过物理气相沉积(PVD)形成于第一导电层141上的铜。
参考图33，通过例如电镀形成或设置导电材料12a于载体44的开口443中的晶种层14上。导电材料12a的材料包含焊接材料例如银-锡(AgSn)合金。在一些实施例中，导电材料12a的顶面121可与载体44的第一表面441上的晶种层14的顶面实质上共平面。.
参考图34到图37，形成或设置布线结构2于晶种层14和导电材料12a上。参考图34，通过例如涂布形成或设置第一绝缘层20于晶种层14的第二导电层142和导电材料12a上。第一绝缘层20具有顶面201和与顶面201相对的底面202。导电材料12a的顶面121可与第一绝缘层20的底面202实质上共平面。
参考图35，通过例如光刻移除第一绝缘层20的部分，以形成显露导电材料12a的部分的多个开口203。开口203贯穿第一绝缘层20，也就是说，开口203延伸于顶面201与底面202之间。开口203的位置可对应于导电材料12a的位置。如图35所示，开口203设置于导电材料12a正上方。
参考图36，形成第一金属层21于第一绝缘层20的开口203中和导电材料12a的显露部分上。第一金属层21可为图案化线路结构(例如，重布层(RDL))，且设置于第一绝缘层20的顶面201上和第一绝缘层20的开口203中。第一金属层21具有顶面211和与顶面211相对的底面212。第一金属层21的底面212显露于第一绝缘层20的底面202，并且接触导电材料12a的顶面121。
如图36所示，导电材料12a的中心部分可接触第一金属层21的底面212的整个显露部分(即接合垫)，且导电材料12a的周边部分(例如，左侧和右侧)可接触第一绝缘层20的底面202。应注意，第一金属层21的底面212的整个显露部分(即接合垫)通过化学方法(例如，PVD)连接于导电材料12a的中心部分，且第一绝缘层20的底面202通过物理方法(例如，粘附)连接于导电材料12a的周边部分(例如，左侧和右侧)。因此，第一金属层21的底面212的显露部分(即接合垫)和导电材料12a之间的接合力大于第一绝缘层20的底面202和导电材料12a之间的接合力。
同时，导电材料12a直接附接及电连接于第一金属层21的底面212。也就是说，导电材料12a凸设于第一绝缘层20的底面202。由于载体44的杨氏模量远大于第一绝缘层20，因此载体44可固持第一绝缘层20。因此，第一绝缘层20将不会发生翘曲，且第一金属层21的底面212的显露部分(即接合垫)将不移位，且将设置于预定位置上。也就是说，第一金属层21的底面212的显露部分(即接合垫)可精确地设置于导电材料12a上。
参考图37，第二绝缘层22、第二金属层23、第三绝缘层24、第三金属层25、第四绝缘层26、至少一个凸块下金属层(UBM)27随后形成于第一绝缘层20和第一金属层21上，以形成布线结构2。在一些实施例中，如果移除载体44、离型层46和晶种层14，那么可得到图5的电子装置1b。应注意，导电材料12a变成电连接元件12。在一些实施例中，如果阻障层16(图8)是在第一金属层21形成之前(即在图36的阶段之前)形成于导电材料12a上阻，那么可得到图8的电子装置1c。
参考图38，电连接第一半导体裸片32和第二半导体裸片34于布线结构2。第一半导体裸片32通过第一互连元件31和UBM 27并以倒装芯片接合方式电连接于布线结构2的第三金属层25。第二半导体裸片34通过第二互连元件33和UBM 27并以倒装芯片接合方式电连接于布线结构2的第三金属层25。
参考图39，形成或设置封装体36于布线结构2的第四绝缘层26上，以包封和覆盖第一半导体裸片32、第一互连元件31、第二半导体裸片34、第二互连元件33和UBM 27。
参考图40，移除载体44。同时，即使布线结构2和封装体36发生翘曲，导电材料12a可与第一金属层21的底面212的显露部分(即接合垫)一起移位或移动。因此，可改进导电材料12a和布线结构2之间的接合良率。
参考图41，移除离型层46和晶种层14。同时，导电材料12a变成电连接元件12。接着，进行单分工序，以得到如图7所示的电子装置3a(即半导体封装结构)。应注意，如果对图7的电子装置3a进行回焊工序，那么电连接元件12(即导电材料12a)因回焊并熔融的内聚力而变成球形状，以得到如图13所示的电子装置3e(即半导体封装结构)。
图42到图54显示本公开的电子装置3b(例如，半导体封装结构)的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图9所示的电子装置3b(例如，半导体封装结构)的电子装置。
参考图42，提供载体44。载体44具有第一表面441和与第一表面441相对的第二表面442，并且在第一表面441上界定多个开口443。每一个开口443为凹设于第一表面441且不贯穿载体44的盲孔。
参考图43，通过例如涂布形成或设置离型层46于载体44的开口443中和第一表面441上。
参考图44，通过例如印刷形成或设置导电材料12a于载体44的开口443中的离型层46上。在一些实施例中，导电材料12a的顶面121可与载体44的第一表面441上的离型层46的顶面实质上共平面。
参考图45到图50，形成或设置布线结构2于导电材料12a上和载体44的第一表面441上的离型层46上。参考图45，通过例如涂布形成或设置第一绝缘层20于导电材料12a上和离型层46上。第一绝缘层20具有顶面201和与顶面201相对的底面202。导电材料12a的顶面121可与第一绝缘层20的底面202实质上共平面。
参考图46，通过例如光刻移除第一绝缘层20的部分，以形成显露导电材料12a的部分的多个开口203。开口203贯穿第一绝缘层20，也就是说，开口203延伸于顶面201与底面202之间。开口203的位置可对应于导电材料12a的位置。如图46所示，开口203设置于导电材料12a正上方。
参考图47，通过例如溅镀形成或设置晶种层15于导电材料12a上和第一绝缘层20的顶面201上。在一些实施例中，晶种层15可包括第一导电层151和第二导电层152。晶种层15的第一导电层151的材料包含可通过物理气相沉积(PVD)形成的钛-钨(TiW)合金。晶种层15的第二导电层152的材料包含可通过物理气相沉积(PVD)形成于第一导电层151上的铜。如图47所示，晶种层15的第一导电层151接触和/或电连接于导电材料12a。
参考图48，形成第一金属层21于第一绝缘层20的开口203中和晶种层15上。第一金属层21可为图案化线路结构(例如，重布层(RDL))，并设置于晶种层15的顶面上和第一绝缘层20的开口203中。第一金属层21具有顶面211和与顶面211相对的底面212。同时，导电材料12a通过晶种层15附接及电连接于第一金属层21的底面212。
参考图49，通过例如蚀刻移除晶种层15不被第一金属层21覆盖的部分。
参考图50，第二绝缘层22、第二金属层23、第三绝缘层24、第三金属层25、第四绝缘层26、至少一个凸块下金属层(UBM)27随后形成于第一绝缘层20和第一金属层21上，以形成布线结构2。在一些实施例中，如果移除载体44和离型层46，那么可得到图9的电子装置1d。应注意，导电材料12a变成电连接元件12。
参考图51，电连接第一半导体裸片32和第二半导体裸片34于布线结构2。第一半导体裸片32通过第一互连元件31和UBM 27并以倒装芯片接合方式电连接于布线结构2的第三金属层25。第二半导体裸片34通过第二互连元件33和UBM 27并以倒装芯片接合方式电连接于布线结构2的第三金属层25。
参考图52，形成或设置封装体36于布线结构2的第四绝缘层26上，以包封和覆盖第一半导体裸片32、第一互连元件31、第二半导体裸片34、第二互连元件33和UBM 27。
参考图53，移除载体44。
参考图54，移除离型层46。同时，导电材料12a变成电连接元件12。接着，进行单分工序，以得到如图9所示的电子装置3b(即半导体封装结构)。应注意，如果对图9的电子装置3b进行回焊工序，那么电连接元件12(即导电材料12a)因回焊并熔融的内聚力而变成球状，以得到如图14所示的电子装置3f(即半导体封装结构)。
图55到图59显示本公开的电子装置3c(例如，半导体封装结构)的制造方法的一些实施例的一或多个阶段。在一些实施例中，所述方法是用于制造例如图11所示的电子装置3c(例如，半导体封装结构)的电子装置。
参考图55，提供载体44。载体44具有第一表面441和与第一表面441相对的第二表面442，并且在第一表面441上界定多个开口443。每一个开口443为凹设于第一表面441且不贯穿载体44的盲孔。
参考图56，通过例如涂布形成或设置离型层46于载体44的开口443中和第一表面441上。
参考图57，通过例如印刷形成或设置导电材料12a于载体44的开口443中的离型层46上。导电材料12a的材料包含焊接材料例如银-锡(AgSn)合金。在一些实施例中，导电材料12a的顶面可与载体44的第一表面441上的离型层46顶面实质上共平面。
参考图58，提供模板50。模板50界定多个通孔501。每一个通孔501的位置对应载体44的每一个开口443的位置。在一些实施例中，模板50的每一个通孔501设置于载体44的每一个开口443正上方。接着，提供多个实心核球40(例如铜核球)。实心核球40通过模板50的通孔501设置于载体44的开口443中的导电材料12a上。
参考图59，移除模板50。接着，提供按压板，以向下按压实心核球40，使得实心核球40埋入于导电材料12a中。接着，图59之后的阶段类似于图20到图29所示的阶段，因此形成如图11所示的电子装置3c。应注意，如果对图11的电子装置3c进行回焊工序，那么电连接元件12(即导电材料12a)因回焊并熔融的内聚力而变成球状，以得到如图15所示的电子装置3g(即半导体封装结构)。
除非另外说明，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等空间描述是相对于图中所展示的取向来指示的。应理解，本文中所使用的空间描述仅是出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件是本公开的实施例的优点是不因此布置而有偏差。
如本文中所使用，术语“大致”、“大体上”、“实质上”和“约”用于描述并解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的例子以及其中事件或情形极近似于发生的例子。举例来说，当结合数值使用时，术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“实质上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共平面或实质上共平面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。
如本文中所使用，术语“传导(conductive)”、“导电(electrically conductive)”和“导电率(electrical conductivity)”指传输电流的能力。导电材料通常指对电流流动呈现极少或零抵抗的那些材料。导电率的一个量度是西门子/米(S/m)。通常，导电材料是导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的导电率有时可随温度变化。除非另外规定，否则材料的导电率是在室温下测量。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本揭示的真实精神和范围的情况下，作出各种改变且取代等效物。所述说明可能未必按比例绘制。由于制造过程和公差，本公开中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所揭示的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并非对本公开的限制。

Claims (21)

1.一种半导体封装结构的制造方法，包括：
(a)提供载体，所述载体具有第一表面，并在所述第一表面上界定多个开口；
(b)形成导电材料于所述载体的所述开口中；
(c)形成布线结构于所述载体和所述导电材料上；
(d)电连接至少一个半导体裸片于所述布线结构；
(e)形成封装体以覆盖所述至少一个半导体裸片；和
(f)移除所述载体。
2.根据权利要求1所述的方法，其中在步骤(a)之后，所述方法另包括：
(a1)形成离型层于所述开口中和所述载体的所述第一表面上。
3.根据权利要求2所述的方法，其中在步骤(f)之后，所述方法另包括：
(g)移除所述离型层。
4.根据权利要求1所述的方法，其中在步骤(b)中，所述导电材料是通过印刷或电镀形成。
5.根据权利要求4所述的方法，其中在步骤(a)之后，所述方法另包括：
(a1)形成晶种层于所述开口中和所述载体的所述第一表面上。
6.根据权利要求5所述的方法，其中在步骤(f)之后，所述方法另包括：
(g)移除所述晶种层。
7.根据权利要求4所述的方法，其中在步骤(b)中，所述导电材料是通过印刷形成；且在步骤(b)之后，所述方法另包括：
(b1)形成晶种层于所述导电材料上和所述载体的所述第一表面上。
8.根据权利要求7所述的方法，其中步骤(c)包括：
(c1)形成绝缘层于所述晶种层上；
(c2)移除所述绝缘层的部分以形成多个开口，所述开口显露所述晶种层的部分；和
(c3)形成金属层于所述绝缘层的所述开口中和所述晶种层的所述显露部分上。
9.根据权利要求7所述的方法，其中在步骤(f)之后，所述方法另包括：
(g)移除所述晶种层不被所述导电材料覆盖的部分。
10.根据权利要求1所述的方法，其中在步骤(a)中，所述载体的所述开口之间的间隙小于50μm，且所述开口的深宽比大于或等于1。
11.根据权利要求1所述的方法，其中在步骤(b)之后，所述方法另包括：
(b1)设置实心核球于所述载体的所述开口中的所述导电材料中。
12.根据权利要求1所述的方法，其中在步骤(f)之后，所述方法另包括：
(g)回焊所述导电材料。
13.一种电子装置，包括：
绝缘层，其具有顶面和与所述顶面相对的底面，并且界定开口，所述开口延伸于所述顶面和所述底面之间；
金属层，其设置于所述绝缘层的所述开口中，并且具有顶面和与所述顶面相对的底面，其中所述金属层的所述底面与所述绝缘层的所述底面实质上共平面；和
至少一个电连接元件，其通过晶种层附接于所述金属层的所述底面。
14.根据权利要求13所述的电子装置，其中所述晶种层凸设于所述金属层的所述底面。
15.根据权利要求13所述的电子装置，其中所述电连接元件凸设于所述晶种层的底面和所述绝缘层的所述底面。
16.根据权利要求13所述的电子装置，其中所述金属层的材料包含铜，所述电连接元件的材料包含银-锡合金，且所述晶种层的材料包含钛-钨合金。
17.根据权利要求13所述的电子装置，其中所述电连接元件呈球状、矩形柱状或圆柱状。
18.一种电子装置，包括：
绝缘层，其具有顶面和与所述顶面相对的底面，并且界定开口，所述开口延伸于所述顶面和所述底面之间；
金属层，其设置于所述绝缘层的所述开口中；和
至少一个电连接元件，其附接于所述金属层，并且具有顶面和与所述顶面相对的底面，其中所述电连接元件的所述顶面与所述绝缘层的所述底面实质上共平面。
19.根据权利要求18所述的电子装置，其中所述金属层具有顶面和与所述顶面相对的底面，且所述电连接元件凸设于所述金属层的所述底面和所述绝缘层的所述底面。
20.根据权利要求18所述的电子装置，其中所述金属层的材料包含铜，且所述电连接元件的材料包含银-锡合金。
21.根据权利要求18所述的电子装置，其另包括插设于所述电连接元件和所述金属层之间的阻障层。
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