CN114695325A - 封装结构、组合件结构及其制造方法 - Google Patents

封装结构、组合件结构及其制造方法 Download PDF

Info

Publication number
CN114695325A
CN114695325A CN202011586881.1A CN202011586881A CN114695325A CN 114695325 A CN114695325 A CN 114695325A CN 202011586881 A CN202011586881 A CN 202011586881A CN 114695325 A CN114695325 A CN 114695325A
Authority
CN
China
Prior art keywords
electronic device
dielectric layer
circuit layer
wiring
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011586881.1A
Other languages
English (en)
Inventor
刘旭唐
黄敏龙
张皇贤
蔡宗唐
陈憬儒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN202011586881.1A priority Critical patent/CN114695325A/zh
Publication of CN114695325A publication Critical patent/CN114695325A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3672—Foil-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本公开涉及一种封装结构、组合件结构和其制造方法。所述封装结构包含布线结构、第一电子装置、第二电子装置和加固结构。所述布线结构包含至少一个介电层和与所述介电层接触的至少一个电路层。所述至少一个电路层包含至少一个互连部分。所述第一电子装置和所述第二电子装置电连接到所述布线结构。所述第二电子装置通过所述至少一个电路层的所述至少一个互连部分电连接到所述第一电子装置。所述加固结构安置在所述至少一个电路层的所述至少一个互连部分上方。

Description

封装结构、组合件结构及其制造方法
技术领域
本公开涉及一种封装结构、组合件结构和制造方法，且涉及一种包含加固结构的封装结构、包含封装结构的组合件结构以及制造此类结构的方法。
背景技术
在半导体组合件结构中，半导体封装结构安装到衬底上，并且散热器附接到半导体封装结构的上表面上以便耗散在运行期间从半导体封装中的半导体装置产生的热。但是，当散热器附接到半导体封装结构上时，可能会将一种按压力从散热器传输到半导体封装结构。因为半导体封装结构的刚性或硬度相对较低，所以半导体封装结构的上表面处可能会形成裂痕，这个裂痕可能会延伸或生长到半导体封装结构的内部中。如果裂痕到达半导体封装结构，那么半导体封装结构中的电路部分可能会受损或破裂，这可能会导致断路，并使得半导体封装结构不能正常运行。因此，可能会降低半导体组合件结构的良率。
发明内容
在一些实施例中，一种封装结构包含布线结构、第一电子装置、第二电子装置和加固结构。所述布线结构包含至少一个介电层和与所述介电层接触的至少一个电路层。所述至少一个电路层包含至少一个互连部分。所述第一电子装置和所述第二电子装置电连接到所述布线结构。所述第二电子装置通过所述至少一个电路层的所述至少一个互连部分电连接到所述第一电子装置。所述加固结构安置在所述至少一个电路层的所述至少一个互连部分上方。
在一些实施例中，一种组合件结构包含基底衬底、封装结构和散热器。所述封装结构电连接到所述基底衬底，并且包含布线结构、第一电子装置、第二电子装置和加固结构。所述布线结构包含至少一个介电层和与所述介电层接触的至少一个电路层。所述第一电子装置和所述第二电子装置通过所述布线结构电连接到所述第一电子装置。所述加固结构安置在所述布线结构上及所述第一电子装置和所述第二电子装置之间。所述散热器附接到所述封装结构上。
在一些实施例中，一种制造方法包含：(a)提供布线结构与加固结构，其中所述布线结构包含至少一个介电层和与所述介电层接触的至少一个电路层，所述至少一个电路层包含至少一个互连部分，且所述加固结构安置在所述至少一个电路层的所述至少一个互连部分上方；以及(b)将第一电子装置和第二电子装置电连接到所述布线结构，其中所述第二电子装置通过所述至少一个电路层的所述至少一个互连部分电连接到所述第一电子装置。
附图说明
当结合附图阅读时，根据以下详细描述，可以容易理解本公开的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1示出根据本公开的一些实施例的封装结构的俯视图。
图2示出图1的封装结构的沿着线2-2所取的截面视图。
图3示出图2中的区域“A”的放大视图。
图4示出图1的封装结构的沿着线4-4所取的截面视图。
图5示出根据本公开的一些实施例的封装结构的实例的截面视图。
图6示出图5中的区域“B”的放大视图。
图7示出根据本公开的一些实施例的封装结构的实例的截面视图。
图8示出根据本公开的一些实施例的封装结构的实例的截面视图。
图9示出根据本公开的一些实施例的封装结构的实例的截面视图。
图10示出根据本公开的一些实施例的加固结构的实例的俯视图。
图11示出根据本公开的一些实施例的加固结构的实例的俯视图。
图12示出根据本公开的一些实施例的加固结构的实例的俯视图。
图13示出根据本公开的一些实施例的加固结构的实例的俯视图。
图14示出根据本公开的一些实施例的加固结构的实例的俯视图。
图15示出根据本公开的一些实施例的加固结构的实例的俯视图。
图16示出根据本公开的一些实施例的加固结构的实例的俯视图。
图17示出根据本公开的一些实施例的组合件结构的截面视图。
图18示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图19示出图18中的区域“C”的放大视图。
图20示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图21示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图22示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图23示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图24示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图25示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图26示出根据本公开的一些实施例的用于制造组合件结构的方法的实例的一或多个阶段。
图27示出根据本公开的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
图28示出根据本公开的一些实施例的用于制造封装结构的方法的实例的一或多个阶段。
具体实施方式
在整个附图和详细描述中使用公共参考标号来指示相同或相似的组件。通过结合附图进行的以下详细描述，可以容易地理解本公开的实施例。
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例，以解释本公开的某些方面。当然，这些仅是实例且并不希望为限制性的。例如，在以下描述中，第一特征在第二特征上方或之上形成可包含第一特征和第二特征直接接触地形成或安置的实施例，且还可包含额外特征可在第一特征与第二特征之间形成或安置使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清晰的目的，本身并不指示所论述的各种实施例和/或配置之间的关系。
本公开的至少一些实施例提供一种具有改进的抗裂性的封装结构。在一些实施例中，一种组合件结构包含此类封装结构，以便提高其可靠性或良率。本公开的至少一些实施例还提供用于制造封装结构和组合件结构的技术。
图1示出根据本公开的一些实施例的封装结构3的俯视图。图2示出图1的封装结构3的沿着线2-2所取的截面视图。图3示出图2中的区域“A”的放大视图。图4示出图1的封装结构3的沿着线4-4所取的截面视图。封装结构3包含布线结构1、第一电子装置24、第二电子装置26、加固结构(reinforcement structure)17、第一保护材料32、封装体(encapsulant)34和多个接合材料(solder material)36。如图1所示，封装结构3可包含一个第一电子装置24和两个第二电子装置26。但是，第一电子装置24和第二电子装置26的数量在本公开中并不受限。
如图2和图4所示，布线结构1具有第一表面11、与第一表面11相对的第二表面12、在第一表面11和第二表面12之间延伸的侧面13，以及在第一电子装置24和第二电子装置26之间的高密度区域16(或细线区域)。布线结构1可包含至少一个介电层14、与介电层14接触的至少一个电路层15，和多个突出垫(protrusion pad)20。例如，如图2和图4所示，布线结构1包含第一介电层141、第一电路层151、第二介电层142、第二电路层152、第三介电层143、第三电路层153、第四介电层144、第四电路层154，以及第五介电层145。也就是说，所述至少一个介电层14包含第一介电层141、第二介电层142、第三介电层143、第四介电层144和第五介电层145。所述至少一个电路层15包含第一电路层151、第二电路层152、第三电路层153和第四电路层154。
第一介电层141可以是布线结构1的最顶部介电层或最外部介电层。第一电路层151可以是布线结构1的最顶部电路层或最外部电路层。第一电路层151的材料可包含例如铜、另一导电金属或其合金。第一介电层141的材料可包含绝缘材料、钝化材料、介电材料或阻焊剂材料，例如基于苯并环丁烯(benzocyclobutene,BCB)的聚合物或聚酰亚胺(polyimide,PI)。在一些实施例中，第一介电层141可以由光可成像材料(photoimageablematerial)制成。另外，布线结构1的第一表面11可以是第一介电层141的上表面。第一电路层151安置为邻近于第一介电层141的上表面。在一些实施例中，第一电路层151嵌入在第一介电层141中，并且从第一介电层141的上表面暴露。也就是说，第一介电层141覆盖第一电路层151，并界定多个开口以暴露第一电路层151的部分。
此外，第一电路层151可包含互连部分15a和外围部分15b。互连部分15a位于高密度区域16中，并且外围部分15b位于高密度区域16外部(例如，低密度区域)。例如，第二电子装置26可通过第一电路层151的互连部分15a电连接到第一电子装置24。第二电子装置26和第一电子装置24可通过第一电路层151的外围部分15b电连接到布线结构1的第二表面12上的接合材料36。互连部分15a的迹线的线宽/线距(line width/line space,L/S)可小于外围部分15b的迹线的L/S。例如，互连部分15a的迹线的L/S可小于或等于约5μm/约5μm，或小于或等于约2μm/约2μm，或小于或等于大约0.8μm/约0.8μm。外围部分15b的迹线的L/S可小于或等于约10μm/约10μm，或小于或等于约7μm/约7μm，或小于或等于约5μm/约5μm。
第一介电层141和第一电路层151可以安置在第二介电层142上。另外，第二介电层142可覆盖第二电路层152。第一电路层151的部分(即，导通孔部分)延伸穿过第二介电层142以电连接第二电路层152。第二介电层142的材料可与第一介电层141的材料相同或类似。第二电路层152还可包含位于高密度区域16中的互连部分15a，和位于高密度区域16外部的外围部分15b。在一些实施例中，第一电路层151的导通孔部分可从外围部分15b延伸，并且它们可以同时且一体地形成。
类似地，第二介电层142和第二电路层152可以安置在第三介电层143上。另外，第三介电层143可覆盖第三电路层153。第二电路层152的部分(即，导通孔部分)延伸穿过第三介电层143以电连接第三电路层153。第三介电层143的材料可与第二介电层142的材料相同或类似。第三电路层153还可包含位于高密度区域16中的互连部分15a，和位于高密度区域16外部的外围部分15b。在一些实施例中，第二电路层152的导通孔部分可从外围部分15b延伸，并且它们可以同时且一体地形成。
类似地，第三介电层143和第三电路层153可以安置在第四介电层144上。另外，第四介电层144可覆盖第四电路层154。第三电路层153的部分(即，导通孔部分)延伸穿过第四介电层144以电连接第四电路层154。第四介电层144的材料可与第三介电层143的材料相同或类似。第四电路层154还可包含位于高密度区域16中的互连部分15a，和位于高密度区域16外部的外围部分15b。
第四介电层144和第四电路层154可以安置在第五介电层145上。第四电路层154的部分(即，导通孔部分)延伸穿过第五介电层145以从第五介电层145的底表面(例如，布线结构1的第二表面12)暴露。第五介电层145的材料可与第四介电层144的材料相同或类似。如图2和图4所示，第二电子装置26可通过电路层15的互连部分15a(包含例如第一电路层151、第二电路层152、第三电路层153和第四电路层154的互连部分15a)电连接到第一电子装置24。第二电子装置26和第一电子装置24可通过电路层15的外围部分15b(包含例如第一电路层151、第二电路层152、第三电路层153和第四电路层154的外围部分15b)的导通孔部分电连接到接合材料36。
突出垫20可以安置在布线结构1的第一介电层141(即，最顶部介电层或最外部介电层)上并从其突出。突出垫20可以安置在布线结构1的第一表面11上并从其突出，并且延伸穿过第一介电层141(即，最顶部介电层或最外部介电层)以电连接第一电路层151。突出垫20可包含对应于第一电子装置24的多个第一突出垫21和对应于第二电子装置26的多个第二突出垫22。
第一电子装置24和第二电子装置26并排安置为邻近于布线结构1的第一表面11，并且电连接到布线结构1的电路层15。第一电子装置24可以是半导体装置，例如专用集成电路(application specific integrated circuit,ASIC)裸片。如图2和图4所示，第一电子装置24可具有第一主动表面241、与第一主动表面241相对的第一背面242，以及在第一主动表面241和第一背面242之间延伸的侧面243。此外，第一电子装置24可包含安置为邻近于第一主动表面241的多个第一电触点244。第一电触点244可以从第一主动表面241暴露或突出以用于电连接。第一电触点244可以是衬垫(pad)、凸块(bump)、立柱(stud)、导柱(pillar)或柱(post)。在一些实施例中，第一电子装置24的第一电触点244可以通过多个接合材料245电连接和物理连接到第一突出垫21。换句话说，第一电子装置24可以通过倒装芯片接合电连接到布线结构1。例如，第一电触点244可包含铜、金、铂和/或其它合适材料。
第二电子装置26可以是半导体装置，例如高带宽存储器(high bandwidthmemory,HBM)裸片。如图2和图4所示，第二电子装置26可具有第二主动表面261、与第二主动表面261相对的第二背面262，以及在第二主动表面261和第二背面262之间延伸的侧面263。此外，第二电子装置26可包含安置为邻近于第二主动表面261的多个第二电触点264。第二电触点264可以从第二主动表面261暴露或突出以用于电连接。第二电触点264可以是衬垫、凸块、立柱、导柱或柱。在一些实施例中，第二电子装置26的第二电触点264可以通过多个接合材料265电连接和物理连接到第二突出垫22。换句话说，第二电子装置26可以通过倒装芯片接合电连接到布线结构1。例如，第二电触点264可包含铜、金、铂和/或其它合适材料。
加固结构17安置在电路层15的互连部分15a上方，以便保护电路层15的互连部分15a。如图2和图4所示，加固结构17可以安置在布线结构1的第一表面11(即，第一介电层141(即，最顶部介电层或最外部介电层)的上表面)上。此外，加固结构17安置在第一电子装置24和第二电子装置26之间的高密度区域16上。因此，加固结构17可延伸到第一电子装置24和布线结构1之间的第一空间25和/或第二电子装置26和布线结构1之间的第二空间27中。在一些实施例中，加固结构17的杨氏模量(Young's modulus)可以是80GPa到200GPa。加固结构17可以是虚拟的。也就是说，加固结构17可以没有电气功能。加固结构17的材料可包含金属、聚合物或其它合适材料。
第一保护材料32(即，底部填充物(underfill))安置在第一电子装置24和布线结构1之间的第一空间25及第二电子装置26和布线结构1之间的第二空间27中，以便覆盖和保护加固结构17、由第一电触点244、第一突出垫21和接合材料245形成的接合结构(joint)，以及由第二电触点264、第二突出垫22和接合材料265形成的接合结构(joint)。另外，第一保护材料32可进一步延伸到第一电子装置24的侧面243和第二电子装置26的侧面263之间的间隙30中。
封装体34覆盖布线结构1的第一表面11的至少一部分、第一电子装置24的至少一部分、第二电子装置26的至少一部分及第一保护材料32。封装体34的材料可以是具有或不具有填充物的模制原料(molding compound)。封装体34具有第一表面341(例如，上表面)和侧面343。如图2和图4所示，封装体34的第一表面341、第一电子装置24的第一背面242、第二电子装置26的第二背面262和间隙30中的第一保护材料32的上表面彼此可为大体上共平面的。但是，在其它实施例中，在间隙30中，第一保护材料32的上表面可从第一电子装置24的第一背面242和/或第二电子装置26的第二背面262凹入。因此，封装体34的一部分可延伸到第一电子装置24和第二电子装置26之间的间隙30中。另外，封装体34的侧面343可以与布线结构1的侧面13大体上共平面。
接合材料36(例如，焊球)安置为邻近于布线结构1的第二表面12以用于外部连接。如图2和图4所示，接合材料36安置在第四电路层154的暴露部分(即，导通孔部分的底部部分)上。
如图3所示，突出垫20(包含第一突出垫21和第二突出垫22)的材料可与加固结构17的材料相同，并且加固结构17的厚度T可大体上等于突出垫20的高度(包含第一突出垫21的高度h1和第二突出垫22的高度h2)，因为它们可以在同一过程阶段中同时形成。但是，在其它实施例中，突出垫20的材料可以与加固结构17的材料不同，并且加固结构17的厚度T可以与突出垫20的高度(包含第一突出垫21的高度h1和第二突出垫22的高度h2)不同，因为它们可以在不同的处理阶段中非同时地形成。
在一些实施例中，第一突出垫21可包含第一金属层211、第二金属层212和第三金属层213，它们依序安置在布线结构1的第一表面11(即，第一介电层141(即，最顶部介电层或最外部介电层)的上表面)上。第一金属层211可延伸穿过第一介电层141以接触第一电路层151。例如，第一金属层211可包含铜，第二金属层212可包含镍，第三金属层213可包含金。类似地，第二突出垫22可包含第一金属层221、第二金属层222和第三金属层223，它们依序安置在布线结构1的第一表面11(即，第一介电层141(即，最顶部介电层或最外部介电层)的上表面)上。第一金属层221可延伸穿过第一介电层141以接触第一电路层151。例如，第一金属层221可包含铜，第二金属层222可包含镍，第三金属层223可包含金。另外，加固结构17可包含第一金属层171、第二金属层172和第三金属层173，它们依序安置在布线结构1的第一表面11(即，第一介电层141(即，最顶部介电层或最外部介电层)的上表面)上。例如，第一金属层171可包含铜，第二金属层172可包含镍，第三金属层173可包含金。
加固结构17的宽度被定义为“W”，第一突出垫21的中心之间的第一距离被定义为“P1”，第二突出垫22的中心之间的第二距离被定义为“P2”，加固结构17的左侧侧面和最接近加固结构17的第一突出垫21的中心之间的左侧距离被定义为“d1”，加固结构17的右侧侧面和最接近加固结构17的第二突出垫22的中心之间的右侧距离被定义为“d2”，且最接近的一对第一突出垫21和第二突出垫22之间的距离被定义为“D”。因此，“W”等于[D-(d1+d2)]。在一些实施例中，“d1”大于或等于“P1”，且“d2”大于或等于“P2”，以防加固结构17和突出垫20(包含第一突出垫21和第二突出垫22)之间出现短路。因此，“W”小于或等于[D-(P1+P2)]。也就是说，“W”的最大值等于[D-(P1+P2)]。另外，“W”的最小值等于30μm。也就是说，加固结构17的宽度W大于或等于30μm。在一些实施例中，加固结构17的宽度W大于第一电子装置24和第二电子装置26之间的间隙30。在一些实施例中，加固结构17的宽度W在210μm～350μm范围内。
间隙G1可以在第一电子装置24和加固结构17之间形成，间隙G2可以在第二电子装置26和加固结构17之间形成。在一些实施例中，间隙G1可以在第一电子装置24的主动表面241和加固结构17的上表面之间形成，间隙G2可以在第二电子装置26的主动表面261和加固结构17的上表面之间形成。间隙G1可允许第一保护材料32从第一空间25流入间隙30中或从间隙30流入第一空间25中。间隙G2可允许第一保护材料32从第二空间27流入间隙30中或从间隙30流入第二空间27中。换句话说，加固结构17可以不接触第一电子装置24和第二电子装置26。
在图1到图4中所示的实施例中，加固结构17可增大布线结构1和封装结构3的刚性或硬度，以便减少布线结构1和封装结构3的弯曲。因此，在第一保护材料32或封装体34中形成裂痕的风险变低。另外，如果在间隙30中第一保护材料32的上表面处形成裂痕并且此裂痕向下延伸或生长，那么它会被加固结构17挡住。因此，加固结构17可以阻止裂痕到达布线结构1，并且可以保护电路层15的互连部分15a不被损坏或破坏。因此，提高了封装结构3的可靠性和良率。
图5示出根据本公开的一些实施例的封装结构3a的实例的截面视图。图6示出图5中的区域“B”的放大视图。图5和图6的封装结构3a类似于图2和图3的封装结构3，但是加固结构17a的结构不同。如图5和图6中所示，加固结构17a和突出垫20(包含第一突出垫21和第二突出垫22)可能不是同时形成的。也就是说，加固结构17a和突出垫20可以是非同时形成的。在一些实施例中，在形成突出垫20(包含第一突出垫21和第二突出垫22)之后形成加固结构17a。因此，突出垫20(包含第一突出垫21和第二突出垫22)的材料可以与加固结构17a的材料不同，并且加固结构17a的厚度T'可以与突出垫20的高度(包含第一突出垫21的高度h1和第二突出垫22的高度h2)不同。也就是说，加固结构17a可以是单层式金属层，加固结构17a的厚度T'可以大于或小于突出垫20的高度(包含第一突出垫21的高度h1和第二突出垫22的高度h2)。因此，可以将加固结构17a的厚度T'控制为期望值或预定值。因此，还可以将第一电子装置24和加固结构17a之间的间隙G1'及第二电子装置26和加固结构17a之间的间隙G2'控制为期望值或预定值。
图7示出根据本公开的一些实施例的封装结构3b的实例的截面视图。图7的封装结构3b类似于图2的封装结构3，但是加固结构17b的结构不同。如图7中所示，加固结构17b的宽度可以减小，且加固结构17b的位置接近第二电子装置26。
图8示出根据本公开的一些实施例的封装结构3c的实例的截面视图。图8的封装结构3c类似于图2的封装结构3，但是加固结构17c的结构不同。如图8中所示，加固结构17c的宽度可以减小，且加固结构17c的位置接近第一电子装置24。
图9示出根据本公开的一些实施例的封装结构3d的实例的截面视图。图9的封装结构3d类似于图2的封装结构3，但是加固结构17d的结构和位置不同。如图9所示，加固结构17d可以是单层式金属层，并且可以覆盖第一电子装置24和第二电子装置26之间的间隙30。也就是说，加固结构17d可以接触或附接到第一电子装置24的第一背面242和第二第一电子装置26的第二背面262。
图10示出根据本公开的一些实施例的加固结构17的实例的俯视图。如图10所示，加固结构17是固体板结构，并且在俯视图中是矩形形状。
图11示出根据本公开的一些实施例的加固结构17e的实例的俯视图。如图11中所示，加固结构17e在俯视图中包含一种图案。所述图案包含彼此间隔开且布置成阵列的多个方形框171。
图12示出根据本公开的一些实施例的加固结构17f的实例的俯视图。如图12中所示，加固结构17f在俯视图中包含一种图案。所述图案包含多个方形框171和多个第一连接杆172。方形框171彼此间隔开且布置成阵列。第一连接杆172水平延伸以连接同一行中的方形框171。
图13示出根据本公开的一些实施例的加固结构17g的实例的俯视图。如图13中所示，加固结构17g在俯视图中包含一种图案。所述图案包含多个方形框171、多个第一连接杆172和多个第二连接杆173。方形框171彼此间隔开且布置成阵列。第一连接杆172水平延伸以连接同一行中的方形框171。第二连接杆173竖直延伸以连接同一列中的方形框171。
图14示出根据本公开的一些实施例的加固结构17h的实例的俯视图。如图14所示，加固结构17h在俯视图中包含一种图案。所述图案包含多个第一条带174。第一条带174彼此间隔开且水平延伸。
图15示出根据本公开的一些实施例的加固结构17i的实例的俯视图。如图15中所示，加固结构17i在俯视图中包含一种图案。所述图案包含多个第二条带175。第二条带175彼此间隔开且竖直延伸。
图16示出根据本公开的一些实施例的加固结构17j的实例的俯视图。如图16中所示，加固结构17j在俯视图中包含一种图案。所述图案包含彼此交叉从而形成网络形状或网格形状的多个区段176。
图17示出根据本公开的一些实施例的组合件结构4的截面视图。组合件结构4可以是半导体封装，并且可包含基底衬底40、封装结构3、第二保护材料44、散热器46和多个外部连接器49。
基底衬底40可包含玻璃纤维加强的环氧树脂材料(例如FR4)、双马来酰亚胺三嗪(bismaleimide triazine,BT)、环氧树脂(epoxy resin)、硅、印刷电路板(printedcircuit board,PCB)材料、玻璃、陶瓷或光可成像介电(PID)材料。基底衬底40可具有第一表面401和与第一表面401相对的第二表面402。如图17中所示，基底衬底40可包含第一电路层41、第二电路层42和多个导电通孔43。第一电路层41可安置为邻近于基底衬底40的第一表面401，且第二电路层42可安置为邻近于基底衬底40的第二表面402。导电通孔43可延伸穿过基底衬底40，并且电连接第一电路层41和第二电路层42。
图17的封装结构3可以与图1到图4的封装结构3相同或类似。封装结构3可通过接合材料36电连接到基底衬底40的第一电路层41。第二保护材料44(即，底部填充物)安置在封装结构3和基底衬底40之间的空间中，以便覆盖和保护接合材料36和第一电路层41。
散热器46可以是盖或帽结构，并且可以界定用于容纳封装结构3的腔461。散热器46的材料可包含金属，例如铜、铝和/或其它合适材料。散热器46的一部分可通过散热材料48(例如，热界面材料(thermal interface material,TIM))附接到封装结构3的上表面上，以便耗散由第一电子装置24和第二电子装置26产生的热。散热器46的另一部分(例如，底部部分)可通过胶粘材料附接到基底衬底40上。另外，外部连接器49(例如，焊球)形成或安置在第二电路层42上以用于外部连接。应注意，封装结构3可以替换为图5、7、8、9的封装结构3a、3b、3c、3d。
在制造过程中，当散热器46附接到封装结构3上时，可能会将按压力从散热器46传输到封装结构3。因为加固结构17可以增加布线结构1和封装结构3的刚性或硬度，所以布线结构1和封装结构3的翘曲可以减小。因此，在第一保护材料32或封装体34中形成裂痕的风险变低。但是，如果在间隙30中第一保护材料32的上表面形成裂痕并且此裂痕向下延伸或生长，那么它会被加固结构17挡住。因此，加固结构17可以阻止裂痕到达布线结构1，并且可以保护电路层15的互连部分15a不被损坏或破坏。因此，提高了组合件结构4的可靠性和良率。
图18到图26示出根据本公开的一些实施例的用于制造组合件结构的方法。在一些实施例中，此方法用于制造图1到图4所示的封装结构3及图17的组合件结构4。
参考图18和图19，其中图19示出图18中的区域“C”的放大视图，提供了载体50。载体50可以是晶片类型或条带类型的。载体50可包含安置在其上的释放层52。接着，布线结构1'形成或安置于载体50上的释放层52上。图18的布线结构1'可类似于图2的布线结构1，并且可具有第一表面11、与第一表面11相对的第二表面12，以及高密度区域16(或细线区域)。布线结构1'可包含至少一个介电层14、与介电层14接触的至少一个电路层15、加固结构17和多个突出垫20。例如，如图18中所示，布线结构1'包含第一介电层141、第一电路层151、第二介电层142、第二电路层152、第三介电层143、第三电路层153、第四介电层144、第四电路层154和第五介电层145。也就是说，所述至少一个介电层14包含第一介电层141、第二介电层142、第三介电层143、第四介电层144和第五介电层145。所述至少一个电路层15包含第一电路层151、第二电路层152、第三电路层153和第四电路层154。
第一介电层141可以是布线结构1的最顶部介电层或最外部介电层。第一电路层151可以是布线结构1的最顶部电路层或最外部电路层。此外，第一电路层151可包含互连部分15a和外围部分15b。互连部分15a位于高密度区域16中，并且外围部分15b位于高密度区域16外部(例如，低密度区域)。互连部分15a的迹线的线宽/线距(L/S)可小于外围部分15b的迹线的L/S。
突出垫20可以安置在布线结构1'的第一介电层141(即，最顶部介电层或最外部介电层)上并从其突出。突出垫20可以安置在布线结构1'的第一表面11上并从其突出，并且延伸穿过第一介电层141(即，最顶部介电层或最外部介电层)以电连接第一电路层151。突出垫20可包含多个第一突出垫21和多个第二突出垫22。
加固结构17安置在电路层15的互连部分15a上方，以便保护电路层15的互连部分15a。如图18和图19中所示，加固结构17可以安置在布线结构1'的第一表面11上并从其突出。此外，加固结构17可以安置在高密度区域16上。如图19中所示，突出垫20(包含第一突出垫21和第二突出垫22)的材料可与加固结构17的材料相同，并且加固结构17的厚度T可大体上等于突出垫20的高度(包含第一突出垫21的高度h1和第二突出垫22的高度h2)，因为它们可以在同一过程阶段中同时形成。
在一些实施例中，第一突出垫21可包含第一金属层211、第二金属层212和第三金属层213，它们依序安置在布线结构1'的第一表面11上。类似地，第二突出垫22可包含第一金属层221、第二金属层222和第三金属层223，它们依序安置在布线结构1'的第一表面11上。另外，加固结构17可包含第一金属层171、第二金属层172和第三金属层173，它们依序安置在布线结构1'的第一表面11上。第一金属层211、221、171同时形成。第二金属层212、222、172同时形成。第三金属层213、223、173同时形成。
加固结构17的宽度被定义为“W”，第一突出垫21的中心之间的第一距离被定义为“P1”，第二突出垫22的中心之间的第二距离被定义为“P2”，加固结构17的左侧侧面和最接近加固结构17的第一突出垫21的中心之间的左侧距离被定义为“d1”，加固结构17的右侧侧面和最接近加固结构17的第二突出垫22的中心之间的右侧距离被定义为“d2”，并且最接近的一对第一突出垫21和第二突出垫22之间的距离被定义为“D”。因此，“W”等于[D-(d1+d2)]。在一些实施例中，“d1”大于或等于“P1”，且“d2”大于或等于“P2”，以防加固结构17和突出垫20(包含第一突出垫21和第二突出垫22)之间出现短路。因此，“W”小于或等于[D-(P1+P2)]。也就是说，“W”的最大值等于[D-(P1+P2)]。另外，“W”的最小值等于30μm。也就是说，加固结构17的宽度W大于或等于30μm。在一些实施例中，加固结构17的宽度W在210μm～350μm范围内。
参考图20，第一电子装置24和第二电子装置26通过倒装芯片接合电连接到布线结构1'的电路层15。因此，第二电子装置26可通过电路层15的互连部分15a(包含例如第一电路层151、第二电路层152、第三电路层153和第四电路层154的互连部分15a)电连接到第一电子装置24。第一电子装置24可具有第一主动表面241、与第一主动表面241相对的第一背面242，以及在第一主动表面241和第一背面242之间延伸的侧面243。此外，第一电子装置24可包含安置为邻近于第一主动表面241的多个第一电触点244。在一些实施例中，第一电子装置24的第一电触点244可以通过多个接合材料245电连接和物理连接到第一突出垫21。第二电子装置26可具有第二主动表面261、与第二主动表面261相对的第二背面262，以及在第二主动表面261和第二背面262之间延伸的侧面263。此外，第二电子装置26可包含安置为邻近于第二主动表面261的多个第二电触点264。在一些实施例中，第二电子装置26的第二电触点264可以通过多个接合材料265电连接和物理连接到第二突出垫22。
参考图21，在第一电子装置24和布线结构1'之间的第一空间25及第二电子装置26和布线结构1'之间的第二空间27中形成或安置第一保护材料32(即，底部填充物)，以便覆盖和保护加固结构17、由第一电触点244、第一突出垫21和接合材料245形成的接合结构，以及由第二电触点264、第二突出垫22和接合材料265形成的接合结构。另外，第一保护材料32可进一步延伸到第一电子装置24的侧面243和第二电子装置26的侧面263之间的间隙30中。
参考图22，形成或安置封装体34以覆盖布线结构1'的第一表面11的至少一部分、第一电子装置24的至少一部分、第二电子装置26的至少一部分及第一保护材料32。封装体34具有第一表面341(例如，上表面)。
参考图23，移除载体50和释放层52。因此，第四电路层154的部分(即，导通孔部分的底部部分)从布线结构1'的第二表面12暴露。
参考图24，多个接合材料36(例如，焊球)形成或安置到布线结构1'的第二表面12上。如图24中所示，接合材料36安置在第四电路层154的暴露部分(即，导通孔部分的底部部分)上。
参考图25，封装体34从其第一表面341减薄。因此，封装体34的第一表面341、第一电子装置24的第一背面242、第二电子装置26的第二背面262和间隙30中的第一保护材料32的上表面彼此可为大体上共平面的。
在一些实施例中，可对布线结构1'进行分离过程，以便获得多个图1到图4所示的封装结构3。
参考图26，封装结构3可以通过接合材料36电连接到基底衬底40的第一电路层41。基底衬底40可具有第一表面401和与第一表面401相对的第二表面402。基底衬底40可包含第一电路层41、第二电路层42和多个导电通孔43。第一电路层41可安置为邻近于基底衬底40的第一表面401，并且第二电路层42可安置为邻近于基底衬底40的第二表面402。导电通孔43可延伸穿过基底衬底40，并且电连接第一电路层41和第二电路层42。
接着，在封装结构3和基底衬底40之间的空间中形成或安置第二保护材料44(即，底部填充物)，以便覆盖和保护接合材料36和第一电路层41。
接着，可以将散热器46附接到第一电子装置24、第二电子装置26和基底衬底40上。在一些实施例中，散热器46可以是盖或帽结构，并且可以界定用于容纳封装结构3的腔461。散热器46的一部分可通过散热材料48(例如，热界面材料(TIM))附接到封装结构3的上表面上。散热器46的另一部分(例如，底部部分)可通过胶粘材料附接到基底衬底40上。接着，可以在第二电路层42上形成或安置多个外部连接器49(例如，焊球)以用于外部连接。
接着，可对布线结构1'进行分离过程，以便获得多个图17中所示的组合件结构4。
图27到图28示出根据本公开的一些实施例的用于制造封装结构的方法。在一些实施例中，此方法用于制造图5中所示的封装结构3a。
参考图27，提供载体50。载体50可包含安置在其上的释放层52。接着，在载体50的释放层52上形成或安置布线结构1'。图27的布线结构1'可类似于图18的布线结构1'，但是图27的布线结构1'不包含加固结构17。图27的布线结构1'可具有第一表面11、与第一表面11相对的第二表面12和高密度区域16(或细线区域)。布线结构1'可包含至少一个介电层14、与介电层14接触的至少一个电路层15，及多个突出垫20。例如，如图27中所示，布线结构1'包含第一介电层141、第一电路层151、第二介电层142、第二电路层152、第三介电层143、第三电路层153、第四介电层144、第四电路层154和第五介电层145。第一介电层141可以是布线结构1'的最顶部介电层或最外部介电层。第一电路层151可以是布线结构1'的最顶部电路层或最外部电路层。此外，第一电路层151可包含互连部分15a和外围部分15b。互连部分15a位于高密度区域16中，并且外围部分15b位于高密度区域16外部(例如，低密度区域)。互连部分15a的迹线的线宽/线距(L/S)可小于外围部分15b的迹线的L/S。
突出垫20可以安置在布线结构1'的第一介电层141(即，最顶部介电层或最外部介电层)上并从其突出。突出垫20可以安置在布线结构1'的第一表面11上并从其突出，并且延伸穿过第一介电层141(即，最顶部介电层或最外部介电层)以电连接第一电路层151。突出垫20可包含多个第一突出垫21和多个第二突出垫22。
参考图28，可以在布线结构1'的第一表面11上形成或安置加固结构17a以覆盖高密度区域16。因此，加固结构17a可以形成或安置在电路层15的互连部分15a上方，以便保护电路层15的互连部分15a。在一些实施例中，在形成突出垫20(包含第一突出垫21和第二突出垫22)之后，形成加固结构17a。因此，突出垫20(包含第一突出垫21和第二突出垫22)的材料可与加固结构17a的材料不同，并且加固结构17a的厚度可与突出垫20的高度不同。也就是说，加固结构17a可以是单层式金属层，加固结构17a的厚度可大于或小于突出垫20的高度。因此，可以将加固结构17a的厚度控制为期望值或预定值。另外，加固结构17a的宽度可大体上等于图19的加固结构17的宽度W。
接着，可对布线结构1'进行分离过程，以便获得多个图5中所示的封装结构3a。
除非另外规定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“上方”、“下面”等等的空间描述是相对于图中所示的定向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因此类布置而有偏差。
如本文所使用，术语“大约”、“大体上”、“大体”及“约”用于描述及解释小的变化。当与事件或情况结合使用时，所述术语可以指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。例如，当结合数值使用时，所述术语可以指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。例如，如果两个数值之间的差小于或等于所述值的平均值的±10％，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％，那么可认为所述两个数值“大体上”相同或相等。
如果两个表面之间的移位不大于5μm，不大于2μm，不大于1μm或不大于0.5μm，那么可认为所述两个表面共平面或大体上共平面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个提及物。
如本文中所使用，术语“导电(conductive/electrically conductive)”和“电导率”指代输送电流的能力。导电材料通常指示呈现对于电流流动的极少或零对抗的那些材料。电导率的一个量度是西门子/米(S/m)。通常，导电材料为电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可随温度而改变。除非另外指定，否则材料的电导率是在室温下测量的。
此外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此范围格式是为了便利和简洁而使用的，且应灵活理解为不仅包含明确地指定为范围极限的数值，而且还包含涵盖于那个范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本公开的具体实施例描述并说明本公开，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，进行各种改变且取代等效物。图示可能未必按比例绘制。归因于制造过程和公差，本公开中的工艺再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。说明书和附图应视为说明性的而不是限制性的。可进行修改，以使特定情形、材料、物质组成、方法或工艺适宜于本公开的目标、精神和范围。所有此类修改都既定在所附权利要求书的范围内。虽然本文中公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (20)

1.一种封装结构，其包括：
布线结构，其包含至少一个介电层和与所述介电层接触的至少一个电路层，其中所述至少一个电路层包含至少一个互连部分；
第一电子装置，其电连接到所述布线结构；
第二电子装置，其电连接到所述布线结构，其中所述第二电子装置通过所述至少一个电路层的所述至少一个互连部分电连接到所述第一电子装置；以及
加固结构，其安置在所述至少一个电路层的所述至少一个互连部分上方。
2.根据权利要求1所述的封装结构，其进一步包括安置在所述第一电子装置和所述第二电子装置上的散热器。
3.根据权利要求2所述的封装结构，其中所述散热器是盖结构，并且界定用于容纳所述布线结构、所述第一电子装置、所述第二电子装置和所述加固结构的腔。
4.根据权利要求1所述的封装结构，其中所述至少一个电路层包含包括所述互连部分的最外部电路层，所述至少一个介电层包含覆盖所述最外部电路层的最外部介电层，并且所述加固结构安置在所述最外部介电层上。
5.根据权利要求4所述的封装结构，其进一步包括多个突出垫，所述突出垫电连接所述最外部电路层，并且从所述最外部介电层突出。
6.根据权利要求5所述的封装结构，其中所述突出垫的材料与所述加固结构的材料相同或不同。
7.根据权利要求5所述的封装结构，其中所述加固结构的厚度等于或不同于所述突出垫的高度。
8.根据权利要求1所述的封装结构，其中所述布线结构进一步包括多个第一突出垫和多个第二突出垫，其中所述第一突出垫和所述第二突出垫电连接到所述至少一个电路层，并从所述至少一个介电层突出，所述第一突出垫电连接到所述第一电子装置，所述第二突出垫电连接到所述第二电子装置，其中所述加固结构的宽度被定义为W，所述第一突出垫之间的第一距离被定义为P1，所述第二突出垫之间的第二距离被定义为P2，最接近的一对第一突出垫和第二突出垫之间的距离被定义为D，且W小于或等于[D-(P1+P2)]。
9.根据权利要求1所述的封装结构，所述加固结构的所述宽度大于或等于30μm。
10.根据权利要求1所述的封装结构，所述加固结构的所述宽度在210μm～350μm范围内。
11.根据权利要求1所述的封装结构，其中所述加固结构延伸到所述第一电子装置和所述布线结构之间的第一空间和/或所述第二电子装置和所述布线结构之间的第二空间中。
12.根据权利要求1所述的封装结构，其中所述加固结构覆盖所述第一电子装置和所述第二电子装置之间的间隙。
13.一种组合件结构，其包括：
基底衬底；
封装结构，其电连接到所述基底衬底，其中所述封装结构包含：
布线结构，其包含至少一个介电层和与所述介电层接触的至少一个电路层；
第一电子装置，其电连接到所述布线结构；
第二电子装置，其通过所述布线结构电连接到所述第一电子装置；以及
加固结构，其安置在所述布线结构上及所述第一电子装置和所述第二电子装置之间；以及
散热器，其附接到所述封装结构上。
14.根据权利要求13所述的组合件结构，其中所述散热器是盖结构，并且界定用于容纳所述封装结构的腔。
15.一种制造方法，其包括：
(a)提供布线结构与加固结构，其中所述布线结构包含至少一个介电层和与所述介电层接触的至少一个电路层，所述至少一个电路层包含至少一个互连部分，并且所述加固结构安置在所述至少一个电路层的所述至少一个互连部分上方；以及
(b)将第一电子装置和第二电子装置电连接到所述布线结构，其中所述第二电子装置通过所述至少一个电路层的所述至少一个互连部分电连接到所述第一电子装置。
16.根据权利要求15所述的制造方法，其中在(a)中，所述布线结构进一步包含多个突出垫，其中所述加固结构和所述突出垫非同时地安置在所述布线结构的最外部介电层上并从其突出。
17.根据权利要求16所述的制造方法，其中(a)包含：
(a1)提供所述布线结构，其中所述布线结构进一步包含从所述布线结构的最外部介电层突出的多个突出垫；以及
(a2)在所述布线结构的所述最外部介电层上形成所述加固结构。
18.根据权利要求15所述的制造方法，其中在(a)中，所述布线结构进一步包含多个突出垫，其中所述加固结构和所述突出垫同时安置在所述布线结构的最外部介电层上并从其突出。
19.根据权利要求15所述的制造方法，其中在(b)中，所述加固结构的宽度大于所述第一电子装置和所述第二电子装置之间的间隙。
20.根据权利要求15所述的制造方法，其中在(b)之后，所述方法进一步包括：
(c)将散热器附接到所述第一电子装置和所述第二电子装置上，其中所述散热器界定用于容纳所述布线结构、所述第一电子装置、所述第二电子装置和所述加固结构的腔。
CN202011586881.1A 2020-12-29 2020-12-29 封装结构、组合件结构及其制造方法 Pending CN114695325A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011586881.1A CN114695325A (zh) 2020-12-29 2020-12-29 封装结构、组合件结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011586881.1A CN114695325A (zh) 2020-12-29 2020-12-29 封装结构、组合件结构及其制造方法

Publications (1)

Publication Number Publication Date
CN114695325A true CN114695325A (zh) 2022-07-01

Family

ID=82130600

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011586881.1A Pending CN114695325A (zh) 2020-12-29 2020-12-29 封装结构、组合件结构及其制造方法

Country Status (1)

Country Link
CN (1) CN114695325A (zh)

Similar Documents

Publication Publication Date Title
EP3031080B1 (en) Embedded packaging with preformed vias
US7180170B2 (en) Lead-free integrated circuit package structure
US11276620B2 (en) Package structure and method for manufacturing the same
CN109390325B (zh) 半导体封装装置及其制造方法
US11728282B2 (en) Package structure, assembly structure and method for manufacturing the same
CN107792828B (zh) 微机电系统mems封装结构
TWI471991B (zh) 半導體封裝
CN112838060A (zh) 封装结构和其制造方法
CN112310065A (zh) 封装结构、组装结构和其制造方法
KR20150084929A (ko) 열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리
CN109560055B (zh) 半导体封装装置及其制造方法
CN108461406B (zh) 衬底结构、半导体封装结构及其制造方法
CN113394173A (zh) 封装结构及其制造方法
CN112713091A (zh) 电子设备封装和其制造方法
US20220093528A1 (en) Package structure and method for manufacturing the same
CN114695325A (zh) 封装结构、组合件结构及其制造方法
CN113035828A (zh) 半导体封装装置及其制造方法
CN113571489A (zh) 封装结构和其制造方法
CN109817601B (zh) 半导体设备封装
US11733294B2 (en) Package structure and testing method
KR20220087784A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN114695297A (zh) 封装结构、组合件结构及其制造方法
KR20230149746A (ko) 반도체 패키지
CN117727705A (zh) 电子装置和制造电子装置的方法
KR20070053829A (ko) 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination