CN1107388C - 具有降低硅和电能需求的码元匹配滤波器 - Google Patents

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Abstract

一种与扩频接收机一起使用的扩频匹配滤波器，包括多个第一移位寄存器(131)，多个第二移位寄存器(132)，一个控制处理器(138)，一个多路复用器(133)，多个数据移位寄存器(134)，多个″异或(XOR)″门(135)，一个加法器树(136)，一个存储器(137)，和一个加法器(139)。多个第一移位寄存器(131)存储参考码片序列信号的第一部分，多个第二移位寄存器(132)存储参考码片序列信号的第二部分。多路复用器(133)响应控制处理器(138)，在第一时钟周期期间输出第一部分，在第二时钟周期期间输出第二部分。多个XOR门(135)在第一时钟周期期间将第一部分与通过数据移位寄存器(134)偏移的多个输入数据取样相乘，以产生多个第一乘积输出信号。多个XOR门(135)将第二部分与通过数据移位寄存器(134)偏移的多个输入数据取样相乘，以产生多个第二乘积输出信号。加法器树(136)将多个第一乘积输出信号相加作为第一和数，存储在存储器(137)中。加法器树(136)将多个第二乘积输出信号相加作为第二和数。加法器(139)将第一和第二和数相加。

Description

具有降低硅和电能需求的码元匹配滤波器
本发明涉及扩频通信，特别是与现有设计相比实现需要更少的硅和消耗更少电能的比特匹配滤波器的构造。
比特匹配滤波器一般用来使输入信号与参考信号相关。在此使用的术语＂比特匹配滤波器＂是一种与特定码片序列信号匹配的匹配滤波器，其中使比特匹配滤波器中匹配的码片数量与信息比特相等。码片序列用于在扩频发射机扩展信息比特。
通过将输入信号的一组N个取样与参考信号相乘实现与比特匹配滤波器相关，然后将乘积项相加如下： S ( N ) = Σ i = 1 N { d y , . . . , d 1 , d 0 } i * R i
其中N是比特匹配滤波器的抽头数，S(N)是乘积项的和，dy，...，0是带有(y+1)比特分辨率的数据取样，Ri是参考信号取样。N和y是正整数。
在现有技术中公开了许多种实施比特匹配滤波器的不同构造。表1中列出了这样一种方法，用来与本发明的比特匹配滤波器进行对比。
对于该实例，假设现有技术的比特匹配滤波器有N＝512个取样，每个取样有四比特。现有技术的比特匹配滤波器需要四排移位寄存器，每排512个寄存器，总共2048个寄存器。另外，需要2048个＂异或＂(XOR)门实现一个比特乘法器功能。
对于加法器功能，需要：1024个四比特加法器，512个五比特加法器，256个六比特加法器，128个七比特加法器，64个八比特加法器，32个九比特加法器，16个十比特加法器，8个十一比特加法器，4个十二比特加法器，2个十三比特加法器和1个十四比特加法器。
对于某些技术，数据不能通过11级加法器模块传播并满足在下一个功能块的准备时间，一般需要流水线寄存器排。
本发明总的目的是提供具有较少的硅和低电能需求的匹配滤波器。
本发明的另一个目的是提供一种与现有技术的比特匹配滤波器相比需要更少＂异或＂门的比特匹配滤波器。
根据本发明，如在此实施和概括描述的，提供一种扩频匹配滤波器，作为针对于于接收的扩频信号的扩频接收机的部件。接收的扩频信号有多个信息比特，并且是在扩频发射机通过用一个码片序列信号对每个信息比特进行扩频处理产生的。以将一个滤波器长度分成两个各自为N/2长度的二等分为例来讲述本发明的扩频匹配滤波器，其中N是匹配滤波器上的抽头数量。通过展开在此讲述的两部分的概念，扩频匹配滤波器可使滤波器长度分成更多部分，例如，四部分的长度N/4，八部分的长度N/8等。
扩频匹配滤波器可作为扩频接收机的部件，用于接收扩频信号。如在此使用的，接收的扩频信号是到达扩频接收机输入端的扩频信号。可从作为分组部分的标题或从导频扩频信道触发本发明的定时。对于标题的情况，假设接收的扩频信号包括多个分组。每个分组有一个标题，随后接有数据。标题和数据作为一个分组发送，从该标题键控分组中数据的定时。数据可以包含诸如数字化话音、信令、自适应功率控制(APC)、循环冗余检验(CRC)码等之类的信息。
通过用码片序列信号对标题码元序列信号进行扩频处理来产生标题，或前导码。通过用码片序列信号对数据码元序列信号进行扩频处理来产生该分组的数据部分。用于对标题码元序列信号和数据码元序列信号进行扩频处理的码片序列信号最好相同，但不是必须相同。
具有两个二等分滤波器长度的扩频匹配滤波器包括多个第一移位寄存器，多个第二移位寄存器，一个控制处理器，一个多路复用器，多个数据移位寄存器，多个＂异或＂(XOR)门，一个加法器树，一个存储器和一个加法器。多个第一移位寄存器存储参考码片序列信号的第一部分，多个第二移位寄存器存储参考码片序列信号的第二部分。处理器产生时钟信号。响应该时钟信号，多路复用器在时钟周期的第一部分期间顺序输出码片序列信号的第一部分，然后在时钟周期的第二部分期间顺序输出码片序列信号的第二部分。
该多个数据移位寄存器以时钟速率移位接收的扩频信号的输入数据取样。每个时钟周期期间，XOR门把码片序列信号的第一部分与该多个输入数据取样顺序相乘。该乘法运算产生多个第一乘积输出信号。然后，XOR门把码片序列信号的第二部分与该多个输入数据取样顺序相乘。该乘法运算产生多个第二乘积输出信号。
在时钟周期的第一部分期间，加法器树把多个第一乘积输出信号相加以产生第一和数。第一和数存储在存储器中。在时钟周期的第二部分期间，加法器树把多个第二乘积输出信号相加以产生第二和数。加法器把来自存储器的第一和数与来自加法器树的第二和数相加。
下面的描述中部分地陈述了本发明的附加目的和优点，其中一部分从该描述中是显而易见的，或可通过实施本发明来了解。也可通过所附权利要求中特别指出的手段和组合实现和完成本发明的目的和优点。
归入并构成说明书一部分的附图说明了本发明的优选实施例，并与该描述一起用来解释本发明的原理。
图1是信号时间共用的，基于匹配滤波器的解调器的方框图；
图2说明使用乘法器阵列和加法器树的时间共用的匹配滤波器。
图3是来自码元匹配滤波器的输出信号实例；
图4是来自帧匹配滤波器的输出信号实例；
图5是信号时间共用的，基于匹配滤波器的解调器可能的定时；
图6是本发明匹配滤波器实施例的方框图；
图7是无功率管理特性的移位寄存器的方框图；
图8是在数据输入端有功率管理特性的移位寄存器的方框图；
图9是在时钟输入端有功率管理特性的移位寄存器的方框图；
图10是匹配滤波器的方框图；
图11示出定时；
图12示出门电路数量与256芯片的匹配滤波器的实施方法的曲线关系；
图13示出能耗与256芯片的匹配滤波器的实施方法的曲线关系；
图14示出门电路数量与512芯片的匹配滤波器的实施方法的曲线关系；
图15示出能耗与512芯片的匹配滤波器的实施方法的曲线关系；和
图16是图10使用加法器树和加法器的时间共用的等效匹配滤波器的方框图。
现在详细参考本发明的优选实施例，附图中说明了本发明的实例，其中相同参考标号在几幅图中始终表示相同部件。
本发明提供一种在图1-6中说明新扩频匹配滤波器，作为针对于于接收的扩频信号的扩频接收机的部件。通过用一个码片序列信号对每个信息比特进行扩频处理在扩频发射机产生接收的扩频信号。最好是把相同码片序列信号用于每个信息比特，并适当地反转，不管该比特是1比特还是0比特。
在优选实施例中，假设接收的扩频信号包括多个分组。每个分组有一个标题，随后接有数据。利用该领域中熟知的技术用一个码片序列信号对标题码元序列信号进行扩频处理来产生标题。标题码元序列信号是一个预先定义的码元序列。标题码元序列信号可以是常数值，即仅是一系列1比特或码元，或一系列0比特或码元，交替的1比特和0比特或交替码元，伪随机码元序列。或其它所希望的预定义序列。码片序列信号是用户定义的，并且在通常的实用中与标题码元序列信号一起使用。
同样，通过用码片序列信号对数据码元序列信号进行扩频处理，从本领域熟知的技术产生扩频分组的数据部分作为标题。可从数据、或转换成数据的模拟信号、信令信息、或其它数据码元或比特来源得出数据码元序列信号。可由用户定义码片序列信号，并且最好与使用码片序列信号的其它扩频信道接近正交，如本领域中熟知的。
另一方面，本发明可对假设具有数据扩频信道和导频扩频信道的接收扩频信号进行操作。利用本领域熟知的技术，用导频码片序列信号对导频比特序列信号进行扩频处理产生导频扩频信道。导频比特序列信号可以是常数值，即仅是一系列1比特或，或一系列0比特，或交替的1比特和0比特或交替码元，或其它所希望的序列。通常，不用导频比特序列信号发送数据。在某些应用中，将数据，最好是低数据速率施加于导频比特序列信号。导频码片序列信号是用户定义的，并且在通常的实际应用中与导频比特序列信号一起使用。
同样，从本领域熟知的技术，通过用数据码片序列信号对数据比特序列信号进行扩频处理产生数据扩频信道。可从数据、或转换成数据的模拟信号、或其它数据比特来源得出数据比特序列信号。可由用户定义数据码片序列信号，并且最好与其它用户的码片序列信号正交，如本领域中熟知的。使用标题的可编程匹配滤波器
对于使用同步化分组、和标题的实施例，参考装置产生码片序列信号的复制品。码片序列信号的复制品是与用于在扩频发射机产生接收的扩频信号相同的序列，接收的扩频信号到达扩频匹配滤波器装置的输入端。参考装置可超时改变从其产生码片序列信号复制品的特定切片序列。因此，扩频匹配滤波器装置可用于由参考装置产生的各种码片序列信号，也可以在接收机可从一个地区移到另一个地区的蜂窝扩频构造中使用。举例来说，随着扩频匹配滤波器装置从一个地区域移到另一个地区，可施加一个要求以改变每个不同地区域中的码片序列信号。同样，基站地区内的每个发射机可具有不同的码片序列。
对于使用同步化标题的实施例，码元匹配装置具有一个码元脉冲响应。可从参考装置产生的码片序列信号的复制品设定码元脉冲响应。因此，可设定码元脉冲响应，以便从接收的扩频信号滤波标题和数据码元序列。通过设定成码片序列信号复制品的码元脉冲响应，和通过在接收机出现的接收的扩频信号的标题部分，码元匹配装置输出去扩展的标题码元序列信号。检测到去扩展的标题码元序列时，帧匹配装置输出可用作开始数据信号的高电平信号。对于在时间上与该标题有关的任何其它情况，其它使用可同步发射、交换和接收循环的序列，或产生定时信号。
码元匹配装置继续从码片序列信号的复制品设定码元脉冲响应。当接收机出现接收的扩频信号的数据部分时，码元匹配装置对接收的扩频信号滤波器。由开始数据信号触发对接收扩频信号的数据部分取样的定时。于是，码元匹配装置输出去扩展的数据码元序列信号。因此，符号匹配装置可对接收的扩频信号的标题和数据部分去扩展。
对于使用同步化标题的实施例，帧匹配装置使帧脉冲响应与标题码元序列信号匹配。于是，当去扩展的标题码元序列信号与帧脉冲响应匹配时，帧匹配装置对来自码元匹配装置的去扩展标题码元序列信号滤波，并产生开始数据信号作为其结果。帧匹配装置可以是可编程的，即具有可在不同地区域之间改变的可编程帧脉冲响应。
控制装置控制码元匹配装置的码元脉冲响应的设定。控制装置可利用参考装置产生的码片序列信号的复制品动态设定码元匹配装置，以便与接收的扩频信号中嵌入的码片序列信号匹配。
码元匹配装置可包括同相码元匹配装置和一个正交相位码元匹配装置。同相码元匹配装置有一个可从参考装置产生的码片序列信号复制品设定的同相码元脉冲响应。依据同相码元匹配装置具有哪一种设定，该同相码元匹配装置从接收的扩频信号去扩展分组标题部分的同相分量作为标题码元序列信号的去扩展同相分量，或去扩展分组数据部分的同相分量作为数据码元序列信号的去扩展同相分量。
正交相位码元匹配装置有可从参考装置产生的码片序列信号复制品设定的正交相位脉冲响应。当正交相位码元匹配装置使正交脉冲响应与码片序列信号匹配时，正交相位码元匹配装置从接收的扩频信号去扩展分组标题部分的正交相位分量作为标题码元序列信号的去扩展正交相位分量，同样，当正交相位码元匹配装置具有从码片序列信号复制品设定的正交码元脉冲响应时，正交相位码元匹配装置去扩展作为分组数据部分的正交分量的接收扩频信号作为去扩展数据码元序列的去扩展正交相位分量。
使用中，控制装置设定同相码元匹配装置和正交相位码元匹配装置，以检测码片序列信号。同相码元匹配装置和正交相位码元匹配装置同时匹配，并且最好与同一个码片序列信号匹配。
帧匹配装置可包括一个同相帧匹配装置和一个正交相位帧匹配装置。同相帧匹配装置使同相帧脉冲响应与标题码元序列信号的同相分量匹配。当来自同相码元匹配装置的去扩展标题码元序列信号的同相分量与同相帧脉冲响应匹配时，则产生同相开始数据信号。
正交相位帧匹配装置使正交相位帧脉冲响应与标题码元序列信号的正交相位分量匹配。当去扩展标题码元序列信号的正交相位分量与正交相位帧匹配装置的正交相位帧脉冲响应匹配时，则产生正交相位开始数据信号。实际上，同相开始数据信号和正交相位开始数据信号同时产生，但它们也可在不同时间产生。
将同相开始数据信号和正交相位开始数据信号组合成开始数据信号。由开始数据信号以一个延时触发对同相码元匹配装置和正交相位码元匹配装置的输出取样的定时，以检测数据码元序列信号。该延时可以为零。
在图1所示的典型构造中，作为实例，参考装置体现为一个代码发生器43，码元匹配装置体现为一个同相码元匹配滤波器35和一个正交相位码元匹配滤波器37，帧匹配装置体现为一个同相帧匹配滤波器38和一个正交相位帧匹配滤波器39，控制装置体现为一个控制器46，解调器装置体现为一个解调器41。同相码元匹配滤波器35和正交相位码元匹配滤波器37可以构成为数字匹配滤波器，表面声波装置，或嵌入处理器中的软件或专用集成电路(ASIC)。图中还示出电压控制振荡器45，定时发生器44，分集组合器42，帧处理器40，Costas环36或其它类跟踪环，同相模拟数字转换器33，正交相位模拟数字转换器34，同相混频器31，和正交相位混频器32。
同相模拟数字转换器33耦合在同相混频器31和同相码元匹配滤波器35之间。正交相位模拟数字转换器34耦合在正交相位混频器32和正交相位码元匹配滤波器37之间。Costas环36耦合到同相码元匹配滤波器35的输出端、正交相位码元匹配滤波器37的输出端、以及同相混频器31和正交相位混频器混频器32。同相帧匹配滤波器38耦合在同相码元匹配滤波器35与帧处理器40和解调器41之间。正交相位帧匹配滤波器39耦合在正交相位码元匹配滤波器37与帧处理器40和解调器41之间。代码发生器43耦合在定时发生器44与同相码元匹配滤波器35和正交相位码元匹配滤波器37之间。定时控制电路控制模拟数字转换器定时发生器44对同相码元匹配滤波器35和正交相位码元匹配滤波器37的取样瞬间。电压控制振荡器45耦合到定时发生器44和匹配滤波器控制器46。分集组合器42耦合到帧处理器40和解调器41。控制器46耦合到帧控制器40。前缀＂同相＂和＂正交相位＂表示元件操作的接收扩频信号的分量，即同相或正交相位分量。
同相模拟数字转换器33和正交相位模拟数字转换器34可以体现为进行1比特模拟数字转换，或N比特模拟数字转换的硬限幅器。模拟数字转换是本领域中熟知的。
对于控制，如图中虚线所示，控制器46耦合到分集组合器42，帧匹配滤波器38，帧匹配滤波器39，解调器41，定时发生器44，代码发生器43，同相模拟数字转换器33，和正交相位模拟数字转换器34。
对于RAKE应用，需要帧匹配滤波器的附加部分。因此，附加的同相混频器48和正交相位混频器47、同相帧匹配滤波器49和正交相位帧匹配滤波器50与第二帧匹配滤波器处理器51和Costas环52一起使用。应用RAKE是本领域熟知的，因此，增加的附加帧匹配滤波器部分对本领域技术人员来说很容易认识到。
参考图1，由同相混频器31和正交相位混频器32在信号输入端把接收的扩频信号变换成中频或基带频率。为讨论目的，假设接收的扩频信号变换为基带频率。包括低噪声放大器、自动增益控制(AGC)电路、滤波器等的扩频接收机部分在本领域中是熟知的，因此，未将其示出。由同相模拟数字转换器33和正交相位模拟数字转换器34把基带接收扩频信号转换成数字信号。因此，接收扩频信号的基带模型在同相码元匹配滤波器35和正交相位码元匹配滤波器37的输入端。
同相码元匹配滤波器35具有由来自代码发生器43的码片序列信号复制品设定的同相码元脉冲响应。同相码元匹配滤波器35依据该设定可将接收扩频信号去扩展成标题码元序列信号的去扩展同相分量或扩频处理的数据码元序列信号的去扩展同相分量。因此，同相码元匹配滤波器35输出标题码元序列信号的去扩展同相分量，或扩频处理的数据码元序列信号的去扩展同相分量，作为去扩展同相数据码元序列信号。
同样，正交相位码元匹配滤波器37具有由代码发生器43产生的码片序列信号复制品设定的码元脉冲响应。正交相位码元匹配滤波器37依据该设定可将接收扩频信号去扩展成标题码元序列信号的正交相位分量或扩频处理的数据码元序列信号的正交相位分量。因此，正交相位码元匹配滤波器37的输出是标题码元序列信号的去扩展正交相位分量，或扩频处理的数据码元序列信号的去扩展正交相位分量，作为去扩展正交相位数据码元序列信号。
同相码元匹配滤波器35和正交相位码元匹配滤波器37最后由控制器46控制。控制器46控制定时，并在希望的定时确定代码发生器何时将同相码元匹配滤波器35和正交相位码元匹配滤波器37的码元脉冲响应设定为在特定地区中使用的相应码片序列信号。
如图2所示，控制器46控制分别对应于同相码元匹配滤波器35和正交相位码元匹配滤波器37的同相信号寄存器51和正交相位信号寄存器52。
图1中，Costas环36使用来自同相码元匹配滤波器35的输出和来自正交相位码元匹配滤波器37的输出，为同相混频器31和正交相位混频器32分别产生余弦信号和正弦信号。
扩频接收机接收标题和数据的分组，该标题和数据可作为频分双工(FDD)应用中的一串不间断分组，或时分双工(TDD)应用中的分离分组到达。去扩展和检测的标题为相应分组内的数据提供定时和同步化。
当同相码元匹配滤波器35和正交相位码元匹配滤波器37使其相应的码元脉冲响应与码片序列信号匹配，并且在接收机输入端出现接收扩频信号分组的标题部分时，该输出则是去扩展的标题码元序列。图3说明作为去扩展标题码元序列信号输出的信号的实例。去扩展标题码元序列信号通过同相帧匹配滤波器38和正交相位帧匹配滤波器39。同相帧匹配滤波器38使同相帧脉冲响应与标题码元序列信号的同相分量匹配，因此，当去扩展标题码元序列信号的同相分量与同相帧脉冲响应匹配时产生同相开始数据信号。同样，正交相位帧匹配滤波器39使正交相位帧脉冲响应与标题码元序列信号的正交相位分量匹配。当来自正交相位码元匹配滤波器37的去扩展标题码元序列信号与正交相位匹配滤波器37的正交相位帧脉冲响应匹配时，正交相位匹配滤波器37则输出正交相位开始数据信号。图4示出从帧匹配滤波器输出的信号的实例。大尖峰，即大电平信号在此被称为开始数据信号。如在此公开的，这些尖峰或开始数据信号作为定时参考以同步化定时的。由解调器41解调同相开始数据信号和正交相位开始数据信号，并且当分集组合器42为来自同相码元匹配滤波器35和正交相位码元匹配滤波器37的相应信号组合来自解调器41的输出时，可作为用于控制的初始定时信号。
另外，可由帧处理器40处理同相开始数据信号和正交相位开始数据信号，以触发到控制器46的定时信号，即开始数据信号，控制器46启动对同相码元匹配滤波器35和正交相位符号匹配滤波器37的数据取样时的定时，用于检测数据码元序列信号。
在本发明的特定实施方案中，同相码元匹配滤波器35和正交相位码元匹配滤波器37在控制器46的控制下确定其相应的同相码元脉冲响应和正交相位码元脉冲响应，以使它们在6.4毫秒内与码片序列信号匹配(10M码片/秒的64个码片)。通常，对于以100HMz工作的系统，通过具有256级移位寄存器(20M码片/秒的256个码片)的同相码元匹配滤波器35和正交相位码元匹配滤波器37中的每一个，目前的设计使这些相应的码元匹配滤波器在12.8毫秒内加载。
可使用相干解调实现解调器41，或作为替换可用非相干解调实现解调器。
分集组合器42以诸如最大似然、直接组合、相加、或来自同相码元匹配滤波器35和正交相位码元匹配滤波器37通过解调器41解调的解调输出之类的各种方式进行组合。
图2说明了使用乘法器阵列和加法器树的时间分配的匹配滤波器。图2示出了同相信号寄存器51，正交相位信号寄存器52，参考信号寄存器53，乘法器阵列54，加法器树55，数据寄存器56，和控制器46。如图所示，虚线表示控制器46提供同相信号寄存器51，正交相位信号寄存器52，参考信号寄存器53和数据寄存器56所需的控制。实线表示从同相信号寄存器51，正交相位信号寄存器52，参考信号寄存器53经过多路复用器57流动的信号。同相信号寄存器51和正交相位信号寄存器52通过多路复用器57耦合到乘法器阵列54、加法器树55、数据寄存器56。数据寄存器56具有同相输出和正交相位输出。
本发明还包括与针对于于接收扩频信号的扩频接收机一起使用码元匹配滤波器和帧匹配滤波器的方法。正如前面公开的装置一样，假设接收的扩频信号具有多个分组，每个分组包括一个标题和数据部分。通过用码片序列信号对标题码元序列信号进行扩频处理产生标题。通过用码片序列信号对数据码元序列信号进行扩频处理产生该分组的数据部分。
该方法包括产生码片序列信号复制品的步骤。该方法用码片序列信号的复制品对码元匹配滤波器编程，以设定码元匹配滤波器，使码元脉冲响应与码片序列信号匹配。通过与码片序列信号匹配的码元匹配滤波器，该方法从接收扩频信号去扩展分组的标题部分，作为去扩展的标题码元序列信号。
帧匹配滤波器使帧脉冲响应与标题码元序列信号匹配。因此，该方法使用帧匹配滤波器对去扩展的标题码元序列信号滤波。此后，该方法响应与帧匹配滤波器的帧脉冲响应匹配的去扩展标题码元序列信号，从经滤波的去扩展标题码元序列信号产生数据开始信号。
该方法还从数据开始信号延时产生数据控制信号。延时可以为零。该方法响应数据控制信号，用数据码片序列信号的复制品对帧匹配滤波器编程，以便帧匹配滤波器使帧脉冲响应与数据码元序列信号匹配。当帧匹配滤波器与数据码元序列信号匹配时，该方法从接收扩频信号去扩展数据扩频信道作为去扩展的数据码元序列信号。
在此描述的方法可推广到接收扩频信号的同相和正交相位分量。这样，该方法具有从接收扩频信号去扩展分组的标题部分的步骤，包括步骤：从接收扩频信号去扩展标题的同相分量作为标题码元序列信号的去扩展同相分量，和从接收扩频信号去扩展标题的正交相位分量作为标题码元序列信号的去扩展正交相位分量。
同样，可以去扩展接收扩频信号的同相分量和正交相位分量作为数据码元序列信号的同相分量和正交相位分量。因此，该方法包括从接收的扩频信号去扩展分组数据部分的同相分量作为数据码元序列信号的去扩展同相分量。该方法还包括去扩展分组数据部分的正交相位分量作为数据码元序列信号的去扩展正交相位分量。
当把去扩展的标题码元序列信号滤波成同相分量和正交相位分量时，该方法还可包括响应与同相帧脉冲响应和正交相位帧脉冲响应匹配的去扩展标题码元序列信号的同相分量和正交相位分量，分别产生同相开始数据信号和正交相位开始数据信号。使用导频信道的可编程匹配滤波器
对于使用同步化的导频扩频信道的实施例，参考装置产生导频码片序列信号和数据码片序列信号的复制品。导频码片序列信号和数据码片序列信号的这些复制品是与用于产生到达扩频匹配滤波器装置输入端的接收扩频信号相同的序列。参考装置可超时改变从其产生数据码片序列信号的复制品的特定切片序列。因此，扩频匹配滤波器装置可用于由参考装置产生的各种数据码片序列信号，可在接收机可从一个地区移到另一个地区的蜂窝扩频构造中使用。举例来说，随着扩频匹配滤波器装置从一个地区移动到另一个地区，可施加一个要求以改变每个不同地区中的导频码片序列信号和数据码片序列信号。
对于使用同步化的导频扩频信道的实施例，码元匹配装置具有可编程的脉冲响应，在此表示为码元脉冲响应。可从参考装置产生的数据码片序列信号的复制品设定码元脉冲响应。因此，可以设定码元脉冲响应，以便从接收的扩频信号滤波标题和数据。通过设定成导频码片序列信号的复制品的码元脉冲响应，和通过在接收机的导频扩频信道，码元匹配装置输出去扩展的导频比特序列信号。
当码元匹配装置具有从数据码片序列信号的复制品设定的码元脉冲响应时，码元匹配装置从接收的扩频信号滤波数据扩频信道。于是，码元匹配装置可输出包括标题、信令、APC数据等的去扩展数据比特序列信号。因此，码元匹配装置可对数据扩频信道去扩展。如下面描述的，码元匹配装置动态改变，在接收接收的扩频信号时，允许在接收同相码片序列信号和正交相位码片序列信号的同时对该码元匹配装置进行时间分配。
对于使用同步化导频扩频信道的实施例，帧匹配装置使帧脉冲响应与码元匹配滤波器的输出匹配。因此，帧匹配装置从码元匹配装置滤波去扩展的导频比特序列信号，并且作为其结果在去扩展导频比特序列信号与帧脉冲响应匹配时产生峰值相关信号。帧匹配装置可具有可编程帧脉冲响应，该响应可在不同地区或不同用户之间改变。
控制装置控制码元匹配装置的码元脉冲响应的设定。控制装置可利用参考装置产生的导频码片序列信号的复制品动态设定码元匹配装置，以便与接收扩频信号中嵌入的导频码片序列信号匹配。控制装置可利用参考装置产生的数据码片序列信号的复制品动态设定码元匹配装置，以便与数据码片序列信号匹配。控制装置可按不同延时交替地设定码元脉冲响应，以便码元匹配装置交替地检测接收扩频信号中嵌入的同相序列信号和正交相位序列信号。
码元匹配装置可包括同相码元匹配装置和正交相位码元匹配装置。同相码元匹配装置具有可从由参考装置产生的数据码片序列信号的复制品设定同相码元脉冲响应。依据同相码元匹配装置具有哪一种设定，该同相码元匹配装置从接收的扩频信号去扩展导频扩频信号信道的同相分量作为导频比特序列信号的去扩展同相分量，或去扩展数据扩频信道的同相分量作为数据比特序列信号的去扩展同相分量。
正交相位码元匹配装置具有可从由参考装置产生的数据码片序列信号的复制品设定的正交脉冲响应。当正交相位码元匹配装置使正交脉冲响应与导频码片序列信号时，正交相位码元匹配装置从接收的扩频信号去扩展导频扩频信道的正交相位分量作为导频比特序列信号的去扩展正交相位分量。同样，当正交相位码元匹配装置具有从数据码片序列信号复制品设定的正交码元脉冲响应时，正交相位码元匹配装置对作为数据扩频信道的正交分量的接收扩频信号去扩展，作为去扩展的数据比特序列的去扩展正交相位分量。
使用中，控制装置使同相码元匹配装置和正交相位码元匹配装置时间同步，以便它们匹配以检测数据码片序列信号。同相码元匹配装置和正交相位码元匹配装置的该动态变化在接收扩频信号期间交替进行，为这些部件进行时间分配，以检测接收的扩频信号中嵌入的数据码片序列信号。帧匹配装置可包括一个同相帧匹配装置和一个正交相位帧匹配装置。同相帧匹配装置使同相帧脉冲响应与标题比特序列信号的同相分量匹配。当来自同相码元匹配装置的去扩展导频比特序列信号的同相分量与同相帧脉冲响应匹配时，则产生同相峰值标题相关信号。
正交相位帧匹配装置使正交相位帧脉冲响应与标题比特序列信号的正交相位分量匹配。当去扩展的标题比特序列信号的正交相位分量与正交相位帧匹配装置的正交相位帧脉冲响应匹配时，则产生正交相位峰值标题相关信号。
在图1所示的典型构造中，参考装置体现为一个代码发生器43，码元匹配装置体现为一个同相码元匹配滤波器35和一个正交相位码元匹配滤波器37，帧匹配装置体现为一个同相帧匹配滤波器38和一个正交相位帧匹配滤波器39，，控制装置体现为一个控制器46，解调器装置体现为一个解调器41。同相码元匹配滤波器35和正交相位码元匹配滤波器37可以构成为数字匹配滤波器、表面声波装置、或嵌入处理器中的软件或专用集成电路(ASIC)。图中还示出电压控制振荡器45，定时发生器44，分集组合器42，帧处理器40，Costas环36(或其它类跟踪环)，同相模拟数字转换器33，正交相位模拟数字转换器34，同相混频器31，和正交相位混频器32。
同相模拟数字转换器33耦合在同相混频器31和同相码元匹配滤波器35之间。正交相位模拟数字转换器34耦合在正交相位混频器32和正交相位码元匹配滤波器37之间。Costas环36耦合到同相码元匹配滤波器35输出端、解调器41、以及同相混频器31和正交相位混频器32。同相帧匹配滤波器38耦合在同相码元匹配滤波器35与帧处理器40和解调器41之间。正交相位帧匹配滤波器39耦合在正交相位码元匹配滤波器37与帧处理器40和解调器41之间。代码发生器43耦合在定时发生器44与同相码元匹配滤波器35和正交相位码元匹配滤波器37之间。电压控制振荡器45耦合到定时发生器44和匹配滤波器控制器46。分集组合器42耦合到帧处理器40和解调器41。控制器46耦合到帧控制器40。前缀＂同相＂和＂正交相位＂表示元件操作的接收扩频信号的分量，即同相或正交相位分量。
同相模拟数字转换器33和正交相位模拟数字转换器34可以体现为进行1比特模拟数字转换、或N比特模拟数字转换的硬限幅器。模拟数字转换是本领域中熟知的。
对于控制，如图中虚线所示，控制器46耦合到分集组合器42，同相帧匹配滤波器38，正交相位帧匹配滤波器39，解调器41，定时发生器44，代码发生器43，同相模拟数字转换器33，和正交相位模拟数字转换器34。
参考图1，由同相混频器31和正交相位混频器32在信号输入端把接收的扩频信号变换成中频或基带频率。为讨论目的，假设接收的扩频信号变换为基带频率。于是，由同相模拟数字转换器33和正交相位模拟数字转换器34把基带接收扩频信号转换成数字信号。因此，接收扩频信号的基带模型在同相码元匹配滤波器35的输入端和正交相位码元匹配滤波器37的输入端。
同相码元匹配滤波器35具有由来自代码发生器43的码片序列信号复制品设定的同相码元脉冲响应。同相码元匹配滤波器35依据该设定可将接收扩频信号去扩展成数据扩频信道的去扩展同相分量。因此，同相码元匹配滤波器35输出数据比特序列信号的去扩展同相分量作为去扩展数据比特序列信号。
同样，正交相位码元匹配滤波器37具有由代码发生器43产生的数据码片序列信号复制品设定的码元脉冲响应。正交相位码元匹配滤波器37依据该设定将接收的扩频信号去扩展成数据扩频信道的正交相位分量。因此，它们可以是去扩展的正交相位导频比特序列信号，或正交相位数据比特序列信号。
同相码元匹配滤波器35和正交相位码元匹配滤波器37最后由控制器46控制。控制器46控制定时，并在希望的定时确定代码发生器何时将同相码元匹配滤波器35和正交相位码元匹配滤波器37的码元脉冲响应设定为数据码片序列信号。
如图2所示，控制器46分别控制对应于同相码元匹配滤波器35和正交相位码元匹配滤波器37的同相信号寄存器51和正交相位信号寄存器52。
图1中，Costas环36使用来自同相码元匹配滤波器35的输出和来自正交相位码元匹配滤波器37的输出，分别为同相混频器31和正交相位混频器32产生余弦信号和正弦信号。
当同相码元匹配滤波器35和正交相位码元匹配滤波器37使其相应的码元脉冲响应与导频比特序列信号匹配时，该输出则是去扩展的标题码元序列。去扩展标题比特序列信号分别通过同相帧匹配滤波器38和正交相位帧匹配滤波器39。同相帧匹配滤波器38使同相帧脉冲响应与导频比特序列信号的同相分量匹配，并因此在去扩展导频比特序列信号的同相分量与同相脉冲响应匹配时产生同相峰值导频相关信号。同样，正交相位帧匹配滤波器39使正交相位帧脉冲响应与导频比特序列信号的正交相位分量匹配。当来自正交相位码元匹配滤波器37的去扩展导频比特序列信号与正交相位匹配滤波器37的正交相位帧脉冲响应匹配时，正交相位帧匹配滤波器则输出正交相位峰值导频相关信号。由解调器41解调同相峰值导频相关信号和正交相位峰值导频相关信号，并且当分集组合器42为来自同相码元匹配滤波器35和正交相位码元匹配滤波器37的相应信号组合来自解调器41的输出时，可作为用于控制的初始定时信号。
另外，可由帧处理器40处理同相峰值导频相关信号和正交相位峰值倒频相关信号，以触发到控制器46的定时信号，控制器46在同相码元匹配滤波器35和正交相位码元匹配滤波器37的相应同相码元脉冲响应和正交相位码元脉冲响应分别与数据码片序列信号匹配时启动该定时。
在本发明的特定实施中，同相码元匹配滤波器35和正交相位码元匹配滤波器37在控制器46的控制下使其相应的同相码元脉冲响应和正交相位码元脉冲响应交错，以使它们每隔5毫秒与数据码片序列信号的I和Q匹配。因此，同相码元匹配滤波器35和正交相位码元匹配滤波器37的每一个可使其相应的同相码元脉冲响应和正交相位码元脉冲响应在5毫秒内加载。通常，对于在100HMz工作的系统，通过具有256或64个芯片级的移位寄存器的同相码元匹配滤波器35和正交相位码元匹配滤波器37的每一个，目前的设计在25毫秒内加载这些相应码元匹配滤波器。
可使用相干解调实现解调器41，或作为替换用非相干解调实现解调器。
分集组合器42以诸如最大似然、直接组合、相加、或来自同相码元匹配滤波器35和正交相位码元匹配滤波器37通过解调器41解调的解调输出之类各种方式进行组合。
图2说明了使用乘法器阵列和加法器树的时间分配的匹配滤波器。图2示出了同相信号寄存器51，正交相位信号寄存器52，多路复用器57，参考信号寄存器53，乘法器阵列54，加法器树55，数据寄存器56，和控制器46。如图所示，虚线表示控制器46提供同相信号寄存器51，正交相位信号寄存器52，参考信号寄存器53和数据寄存器56所需的控制。实线表示从同相信号寄存器51，正交相位信号寄存器52，参考信号寄存器53经过多路复用器57流动的信号。同相信号寄存器51和正交相位信号寄存器52通过多路复用器57耦合到乘法器阵列54、加法器树55、数据寄存器56。数据寄存器56具有同相输出和正交相位输出。
对于其它实施例、标题或导频信道，图5说明了信号分配的、基于匹配滤波器的相关器的分组定时。如图所示，可每隔8192个码片开始一帧，并可每隔256或64个码片从代码发生器43输出诸如标题比特序列信号之类的第一信号。同样，可每隔256个码片输出诸如数据码片序列信号之类的第二信号，但与第一信号，即导频信号交错。因此，用第一信号、标题或导频码片序列信号加载同相码元匹配滤波器35和正交相位码元匹配滤波器37，然后，用第二信号，即数据码片序列信号交错和加载。第一信号表示用标题或导频码片序列信号加载相应的匹配滤波器，第二信号是用数据码片序列信号加载相应的匹配滤波器的定时。
本发明还包括与针对于于接收扩频信号的扩频接收机一起使用码元匹配滤波器和帧匹配滤波器的方法。正如前面公开的配置，假设接收的扩频信号具有数据扩频信道。通过用导频码片序列信号信号对导频比特序列信号进行扩频处理产生导频扩频信道。通过用数据码片序列信号对数据比特序列信号进行扩频处理产生数据扩频信道。
该方法包括产生数据码片序列信号复制品的步骤。该方法以适当的延迟响应峰值标题相关信号的电流产生导频控制信号。该方法响应导频控制信号用导频比特序列信号的复制品对码元匹配滤波器编程，以设定码元匹配滤波器，使码元脉冲响应与导频比特序列信号匹配。通过与导频码片序列信号匹配的码元匹配滤波器，该方法从接收的扩频信号对数据扩频信道进行去扩展，作为去扩展的导频比特序列信号。
帧匹配滤波器使帧脉冲响应与导频比特序列信号匹配。因此，该方法使用帧匹配滤波器对去扩展的导频比特序列信号滤波。此后，该方法响应与帧匹配滤波器的帧脉冲响应匹配的去扩展导频比特序列信号，从经滤波的去扩展数据比特序列信号产生峰值导频相关信号。
该方法还响应峰值导频相关信号以一延时从导频控制信号产生数据控制信号。响应该数据控制信号，该方法用数据码片序列信号的复制品对码元匹配滤波器编程，以便帧匹配滤波器使码元脉冲响应与数据码片序列信号匹配。当码元匹配滤波器与数据码片序列信号匹配时，该方法从接收的扩频信号去扩展数据扩频信道作为去扩展的数据比特序列信号。
在此描述的方法可推广到接收扩频信号的同相和正交相位分量。这样，该方法具有从接收的扩频信号去扩展导频扩频信道的步骤，包括步骤：从接收的扩频信号去扩展导频扩频信道的同相分量作为导频比特序列信号的去扩展同相分量，和从接收的扩频信号去扩展导频扩频信道的正交相位分量作为导频比特序列信号的去扩展正交相位分量。
同样，可以去扩展接收的扩频信号的同相分量和正交相位分量作为数据扩频信道的同相分量和正交相位分量。因此，该方法包括从接收的扩频信号去扩展数据扩频信道的同相分量作为去扩展的数据比特序列信号的去扩展同相分量。该方法还包括去扩展数据扩频信道的正交相位分量作为去扩展的数据比特序列信号的去扩展正交相位分量。
当把去扩展的数据比特序列信号滤波成去扩展的数据比特序列信号的同相分量和正交相位分量时，该方法还可包括响应与同相帧脉冲响应和正交相位帧脉冲响应匹配的去扩展标题比特序列信号的同相分量和正交相位分量，分别产生同相峰值数据相关信号和正交相位峰值数据相关信号。匹配滤波器的操作
对于两个实施例，在操作中，用M个本机序列码元，即码片序列信号的复制品，通过图5所示的来自控制器的信号定时向同相码元匹配滤波器35和正交相位码元匹配滤波器37加载标题和导频信道。由本机复制品分别滑动，即相对相关由同相模拟数字转换器33和正交相位模拟数字转换器34产生的输入接收扩频信号取样，直到它们对齐，此时产生大信息方位输出。这种大信息方位输出的产生不需要事前成功地完成同步化处理，或采用专用于捕获处理的附加电路，并在可能的最短时间内实现代码同步化，以捕获输入的扩展码片序列信号。按实现代码同步化所需的时间来测量，这样具有实施费用更低、物理尺寸更小、降低功率消耗、实施更快和性能更好的优点。
强信号电平输出的出现表明在该特定时刻，加载到同相码元匹配滤波器35和正交相位码元匹配滤波器37中的M个输入信号码元和M个本机扩展代码的M个码元，即码片序列信号对齐。存在着在后面的M个输入信号码元到达同相码元匹配滤波器35和正交相位码元匹配滤波器37之前，用后面的M个本机扩展代码的码元，即码片序列信号全部加载同相码元匹配滤波器35和正交相位码元匹配滤波器37的要求。表示按信号取样数量测量的相应码元匹配滤波器的尺寸的数值M比数量级为1的任何值大得多；在一个实施例中，M为256数量级。由于M比实施该代码所需的电路之一大得多，相位同步化对于设计和实施来说非常容易。这样具有实施费用更低、物理尺寸更小、降低功率消耗，实施更快和固有性能更好的优点。
在没有任何附加和并行信号处理路径的情况下，同相码元匹配滤波器35和正交相位码元匹配滤波器37识别、表征和提取通过所有可提供的固有信道、或路径到达的信息。作为本机参考加载到同相码元匹配滤波器35和正交相位码元匹配滤波器37中的扩展代码保持在适当位置，直到所有传播信道有机会在同相码元匹配滤波器35和正交相位码元匹配滤波器37传送信息信号；然后，匹配滤波器可容易地恢复其能够接收的所有L＝TM(W+1)个信号。由于传播路径长度不同而造成输入信号在时间上偏移，并且由于同相码元匹配滤波器35和正交相位码元匹配滤波器37是线性器件，同相码元匹配滤波器35和正交相位码元匹配滤波器37的输出因信号通过不同信道传播而造成时间上偏移。因此，接收和分离通过不同信道传播的信号不需要任何附加电路，并且很容易对现在在时间上分离的单个信号单独进行操作并以优化方式组合，以使匹配滤波器接收机达到L分集系统的性能。
能够识别、分离和组合通过不同信道传播的大量(L)信号复制品的接收机是时间分集接收机，并且通常被称为RAKE接收机。可利用匹配滤波器实现RAKE接收机的结构，而没有由交替系统实施引起的过度复杂性。用同相码元匹配滤波器35和正交相位码元匹配滤波器37实施分集处理系统的实质具有实施费用更低、物理尺寸更小、降低功率消耗、实施更快、控制简单和性能更好的优点。
相反，在此所描述的基于可编程匹配滤波器的解调器仅利用这样一组电路，并且使用本身产生的信息可相干地解调经分离传播路径到达的任何数量的信号复制品。实现这一结果的机理是采用一个常规的相位跟踪电路，例如锁相环(PLL)、Costas环、或n次方环，以便建立临时的稳定相位基准，然后提取每个单个信号相对于相位基准的相位偏移。首先将输入信号非相干地下转换到某个频率，包括0Hz频率(DC)。然后，分别从同相码元匹配滤波器35和正交相位码元匹配滤波器37读取同相和正交相位信道的输出。载波信号的相位偏移包含在同相和正交相位输出的相对幅度中，然后该同相和正交相位输出直接用来解调接收的数据信号。作为替换，通过进一步匹配滤波可改善对单个传播路径的相位估算，以便以与使用常规相干解调器获得的相同或更好的性能解调信号，而不增加由常规相干解调器带来的复杂性。因此，基于码元匹配滤波器的实施具有复杂性更低、实施费用更低、物理尺寸更小、降低功率消耗、实施更快和性能更好的优点。
可以取消一组乘法器和有关的加法器树。通过从两个多路复用器在乘法器和有关加法器树的剩余组的输入端输入信号，每个多路复用器可以把乘法器/加法器树结构连接到同相或正交相位信号寄存器。这种实施方法增加了两个多路复用器的复杂性并降低了与一组乘法器和一个加法器树有关的复杂性，以致明显地降低了复杂性。
码元匹配滤波器是一个数字信号处理器，仅在输入信号的感兴趣部分全部加载时的瞬间对处理器的输出感兴趣，而在任何其它时间不感兴趣。在本实施方案中，码元匹配滤波器的尺寸大约为64或256级，分别需要64或256个时钟周期，以加载接收扩频信号的输入取样。仅在一个或两个时钟周期对码元匹配滤波器的输出感兴趣，而在余下的约248个时钟周期对码元匹配滤波器的输出不感兴趣。因此，在这248个时钟周期期间可重复使用该电路。如果这些信号相位未对齐并且这些输出在时间上交错，两个或多个信号，比如说N个信号可利用同一个匹配滤波器。如果N＝5个信号共用同一个匹配滤波器，则可用约45个时钟周期交错这些信号，并可用许多方式操作匹配滤波器，包括下列方式：
1.在时钟周期5开始，用与第一信号对应的基准加载码元匹配滤波器。在第50和第51个时钟周期期间出现归因于第一信号的输出。
2.在时钟周期55开始，用与第二信号对应的基准加载码元匹配滤波器。在第100和第101个时钟周期期间出现归因于第二信号的输出。
3.在时钟周期105开始，用与第三信号对应的基准加载码元匹配滤波器。在第150和第151个时钟周期期间出现归因于第三信号的输出。
4.在时钟周期155开始，用与第四信号对应的基准加载码元匹配滤波器。在第200和第201个时钟周期期间出现归因于第四信号的输出。
5.在时钟周期205开始，用与第五信号对应的基准加载码元匹配滤波器。在第250和第251个时钟周期期间出现归因于第五信号的输出。
然后，仅使用一个匹配滤波器，针对于归因于第一、第二、第三、第四和第五信号的下一个输出重复该周期.该实施方案的复杂性和尺寸降低80％，而信号处理的优点保持不变。具有低硅需求的匹配滤波器
可用作码元匹配滤波器且具有低硅和功率需求的扩频匹配滤波器包括参考装置，控制装置，多路复用器装置，数据装置，乘法装置，求和装置，存储器装置和加法器装置。多路复用器装置耦合到参考装置和控制装置。数据装置耦合到扩频接收机。乘法装置耦合到数据装置并通过多路复用器装置耦合到参考装置。求和装置耦合在乘法装置和存储器装置之间。加法器装置耦合到求和装置和存储器装置。
参考装置存储参考码片序列信号的多个部分。在此用数值N表示每比特的码片数量，用P表示参考码片序列信号多个部分中的部分数量。例如，对于P＝2，即有两部分来说，参考装置则存储参考码片序列信号的两个二等分部分。对于每比特N＝512的码片，和P＝2部分，每一半参码片序列信号有256个码片。P可以是2或4或更大。在门电路、存储器和时钟速度之间折衷选择P。
控制装置利用用于定时参考的时钟信号产生控制信号。时钟信号在该码片速率具有与时钟周期对应的时钟速率。控制信号为参考装置、多路复用器装置、数据装置、乘法装置、求和装置和加法器装置提供定时。
多路复用器装置在时钟周期的相应部分期间从参考装置顺序输出参考码片序列信号多个部分的每一部分。对于两个参考码片序列信号，即P＝2，多路复用器装置在时钟周期的第一部分期间输出参考码片序列信号的第一部分，然后在时钟周期的第二部分期间输出参考码片序列信号的第二部分。
数据装置以时钟速率偏移来自扩频接收机的接收扩频信号的多个输入数据取样。通常，输入数据取样对应扩频信号的码片，因此，数据装置在时钟速率的码片部分偏移多个输入数据取样。在一个优选实施例中，输入数据取样分别量化成L个量化电平之一，对于L＝16，在此定义输入数据取样对应四个量化比特。使用XOR门等处理每个码片的四个量化比特。在通信信道中，从采用的N个比特/取样模拟数字转换，和加到码片的噪声得到L个量化电平(L＝2N)。
随着多路复用器装置在时钟周期的每部分期间选择参考码片序列信号的相应部分，乘法装置将参考码片序列信号的相应部分与该多个输入数据取样相乘。每个码片对应该多个输入数据取样之一，并用四个量化比特表示。对于在给定的时钟周期位于数据装置内的多个输入数据取样，乘法装置输出多个乘积输出信号。在此用数值M表示多个乘积输出信号中乘积输出信号的数量。
对于多个乘积输出信号中的每个信号，求和装置在时钟周期的相应部分期间，对该多个乘积输出信号内的每个乘积输出信号求和，并由此产生和数。因此，对于多个时钟周期，即多个时钟周期，求和装置的输出是多个和。求和装置通过该多个参考码片序列信号的对应部分对多个乘积输出信号的每个信号求和。
存储装置存储来自求和装置的该多个M个和数的至少M个和数。全部M个和数可存储在存储装置中。加法器装置将多个和数相加，并从匹配滤波器输出该输出信号。
图6所示的典型构造对应于P＝2的参考码片序列信号，用于两部分或二等分参考码片序列信号。对于图6所示的实施例，参考装置包括多个第一移位寄存器131和多个第二移位寄存器132。控制装置体现为控制处理器138，多路复用器装置体现为多路复用器133，数据装置体现为多个数据移位寄存器134。在一个优选实施例中，数据移位寄存器134存储每个码片作为一个取样，并将每个码片量化成16个电平之一。因此，数据移位寄存器134存储每个码片的四个量化比特。16个量化电平是输入模拟数字转换器采用四个量化比特表示每个取样，即每个码片四个量化比特的结果。区分量化比特和信息比特。用一个完整的码片序列表示信息比特，例如每信息比特256个码片。用这四个量化比特量化每个码片的幅度。
乘法装置表示为多个＂异(XOR)＂门135，求和装置体现为加法器树136。加法器树可以包括耦合到该多个XOR门的多个加法器门。存储器装置表示为存储器137，加法器装置表示为加法器139。
多路复用器133耦合到多个第一移位寄存器131，和多个第二移位寄存器132。控制处理器138耦合到多个第一移位寄存器131、多个第二移位寄存器132、多路复用器133、多个数据移位寄存器134、加法器树136、存储器137、和输出寄存器147。控制装置使用定时参考的时钟信号产生控制信号。时钟信号在该码片速率具有与时钟周期对应的时钟速率。控制信号为参考装置、多路复用器装置、数据装置、乘法装置、求和装置和加法器装置提供定时。
该多个数据移位寄存器134耦合到扩频接收机。该多个XOR门135耦合到该多个数据移位寄存器134，并通过多路复用器133耦合到该多个第一移位寄存器131，和通过多路复用器133耦合到该多个第二移位寄存器132。加法器树136耦合到该多个XOR门135，存储器137耦合到加法器树136，加法器139耦合到加法器树136和存储器137的输出端。输出寄存器147耦合到加法器139。
该多个第一移位寄存器131存储参考码片序列信号的第一部分，该多个第二移位寄存器132存储参考码片序列信号的第二部分。响应该时钟信号并且在该时钟信号的第一部分期间，多路复用器133在该时钟信号的第一部分期间从该多个第一移位寄存器131输出参考码片序列信号的第一部分。响应该时钟信号并且在该时钟信号的第二部分期间，多路复用器133在该时钟信号的第二部分期间从该多个第二移位寄存器132输出参考码片序列信号的第二部分。
该多个数据移位寄存器134以时钟速率偏移接收扩频信号的该多个输入数据取样。通常，该多个数据移位寄存器134以码片速率存储输入数据取样，作为实例，针对于一个码片有四个存储数据移位寄存器。数据移位寄存器134可包括每个取样具有多个移位寄存器，因此，作为实例，可以有四个移位寄存器用于存储接收扩频信号的输入数据取样。这四个存储数据移位寄存器存储从模拟数字转换器产生的四个量化比特。模拟数字转换器以码片速率取样，并为每个码片产生输入数据取样。最好是，输入数据取样具有16个量化电平之一。模拟数字转换器将16个量化电平的每一个转换成四个量化比特。正如本领域熟知的，四个二进制电平，即四个量化比特可表示16量化电平。
当多路复用器133在时钟周期的第一部分期间选择该多个第一移位寄存器131时，该多个XOR门135在时钟周期的第一部分期间将参考码片序列信号的第一部分与数据移位寄存器134中存储的该多个输入数据取样相乘。在乘法运算结束时。该多个XOR门135输出多个第一乘积输出信号。
当多路复用器133在时钟周期的第二部分期间选择该多个第二移位寄存器132时，该多个XOR门135在时钟周期的第二部分期间将参考码片序列信号的第二部分与数据移位寄存器134中存储的该多个输入数据取样相乘。在该乘法运算期间，该多个XOR门135输出多个第二乘积输出信号。
加法器树136通常包括耦合到该多个XOR门135的多个加法器门。该多个加法器门用来对来自多个XOR门135的输出求和。因此，在该时钟周期的第一部分期间，加法器树136对多个第一乘积输出信号求和，从而产生第一和数。接下来，在该时钟周期的第二部分期间，加法器树136对多个第二乘积输出信号求和，从而产生第二和数。
存储器137在该时钟周期的第一部分期间存储从加法器树136输出的第一和数。在第二时钟周期结束时，第一和数存储在存储器137中，而第二和数出现在加法器树136的输出端。加法器139把存储器137中存储的第一和数加到来自加法器树136的第二和数。来自加法器139的输出信号存储在输出寄存器137中，用于使输出信号与时钟信号对齐。
本发明可进一步包括一个耦合到控制处理器的＂与＂门，用于阻止时钟信号到参考装置。作为替换，本发明可包括一个耦合到参考装置的＂与＂门，用于阻止数据输入到参考装置的操作。通过使用用于阻止参考装置的＂与＂门，本发明通过在中断期间使移位寄存器不工作而使所需的功率更少。
如图7所示，代替使该多个数据移位寄存器134连续启动，为在设计中最大地节电，如图8所示，可在该多个数据移位寄存器134前面增加一个门电路。由处理增益功能的输出控制该门电路。这些门电路提供用于根据处理增益(PG)输入完全断开不使用的码元匹配滤波器的任何部分的装置。
如图9所示，也可在该多个数据移位寄存器134的每一个移位寄存器的输入端采用一个附加＂与＂门。＂与＂门的一个输入端用来断开或接通整个码元匹配滤波器。通过设定该控制信号为逻辑＂0＂，断开该多个数据移位寄存器134。因此，图9中，在该多个数据移位寄存器134的输出端不出现数据切换，并且遍及整个码元匹配滤波器。可使用各种逻辑门或门电路的组合，只要其可执行如上所述的相同逻辑功能。
可在码元匹配滤波器内的不同位置应用这一概念以提供相同结果。代替阻塞使输入进入该多个数据移位寄存器134，控制信号可作为向多个数据移位寄存器134的每个移位寄存器和码元匹配滤波器中的所有寄存器馈送控制信号的时钟启动线，如图9所示。通过设定控制信号为逻辑＂0＂，阻塞为码元匹配滤波器馈送控制信号的时钟线，从而防止任何门电路转换比特匹配滤波器内的逻辑电平。因此，可减少所使用的功率。这一概念通过使实施该方案所需的硬件最少而大大节省了电能。
作为一个实例，在时分双工(TDD)通信应用中，在发送和RF交换周期期间不使用整个码元匹配滤波器。仅在接收周期期间需要码元匹配滤波器，这表明使用时间低于50％。因此，在每个移位寄存器排始端的这些门电路仅在接收周期期间接通码元匹配滤波器，下面是一个简单的程序，例如：
IF Rx cycle＝TRUE then
    Set the contorl bit at one of the AND gate to 1
ELSE
    Set the control bit to＂0＂
END IF
图10-15说明了码元匹配滤波器性能的一个实例。对于该实例，假设图10的码元匹配滤波器具有N＝512个取样，每个取样四个量化比特。
该码元匹配滤波器的实施方案需要具有P/2级个数据移位寄存器。这种情况下，由于每个取样有四个量化比特，使用各有256级的四移位寄存器排。分别通过该多个同相数据移位寄存器265和该多个正交相位数据移位寄存器266以该时钟速率偏移同相输入数据取样I1、I2、I3、I4和正交相位输入数据取样Q1、Q2、Q3、Q4，并分别通过同相XOR门235和正交相位XOR门236与参考码片序列信号的第一部分和参考码片序列信号的第二部分相乘。图10中，针对于同相输入数据取样I1、I2、I3、I4中的每一个和正交相位输入数据取样Q1、Q2、Q3、Q4中的每一个示出了四个数据移位寄存器。图11所示的时钟信号是该实例的定时基础。
参考码片序列信号分成两个二等份并存储到两排移位寄存器，即多个第一移位寄存器131和多个第二移位寄存器132中，各有256(N/2)个寄存器。可由该时钟信号从多路复用器133选择该多个第一移位寄存器131和该多个第二移位寄存器132的输出，但不是必须的。对于一个一半的时钟周期可利用参考码片序列信号的每一半。
一组XOR门135包括同相XOR门235和正交相位XOR门236。参考图10，由同相数据移位寄存器265的输出端和该多个正交相位数据移位寄存器266之间的同相XOR门235执行码片乘法运算功能，多路复用器133分别输出该多个第一移位寄存器131，和该多个第二移位寄存器132的输出。同相XOR门235把同相分量送到加法器树。正交相位XOR门236把正交相位分量送到正交相位元件组(未示出)158，同样，把同相分量送到同相元件组157。作为替换，如图16所示，可以时分复用同相XOR门235，这些元件包括同相元件组157和输出寄存器147。多路复用器233插在同相数据移位寄存器255和正交相位数据移位寄存器256与同相XOR门235之间。多路复用器233通过XOR门135、元件组157和输出寄存器147时间分配同相输入数据取样I1、I2、I3、I4和正交相位输入数据取样Q1、Q2、Q3、Q4的处理。
对于该实例，加法器树136包括：128个四比特加法器，64个五比特加法器，32个六比特加法器，16个七比特加法器，8个八比特加法器，4个九比特加法器，2个十比特加法器，1个十一比特加法器。加法器树136用来对来自XOR门135的乘法器排的所有256个数据输出进行求和。可以按时钟速率确定所需的多流水线寄存器电平以满足定时要求。
在时钟周期的前半部分，选择该多个第一移位寄存器131以便与256个输入取样相关。在FIFO读取控制器的控制下，把得到的加法器树136的输出存储在先入先出(FIFO)存储器137，或常规存储器中。FIFO存储器137应该是深度为每字11个量化比特的至少M/2个存储单元。由加法器树136的输出或由设计者确定字长。图11说明了两个同相输入数据取样IA、IB的定时，数据移位寄存器134的输出的定时，和XOR门135参考时钟信号的输出。
图11中，在同一时钟周期的后半部分，选择该多个第二移位寄存器132以便与同一组的256个输入取样相关。把得到的加法器树136的输出加到FIFO存储器137中存储的值，提前N/2时钟周期。图11示出由FIFO读取控制器控制的FIFO存储器137和加法器树136的输出的定时。
最终的结果给出仅利用码元匹配滤波器的N/2个存储数据移位寄存器对输出寄存器147中存储的全部N个取杆的实时相关结果。
该构造可用于任何尺寸N的码元匹配滤波器，并且该构造是成比例的。
如上所述，可将码元匹配滤波器的长度分成二等分，每部分长度为N/2。也可将码元匹配滤波器分成四部分，每部分长度为N/4，表1和2的第三实施方案(IMPL3)和第六实施方案(IMPL6)给出这两种情况，也可将码元匹配滤波器分成八部分，每部分长度为N/8，或分成M部分，每个长度为N/M。然而，应在不同M值中考虑折衷选择。
如表1和图12-13的256码片的匹配滤波器，以及表2和图14-15的512码片的匹配滤波器所示，该方法可节省大量电能。表1所示的实例使用三个流水线寄存器电平。
 IMPL1  IMPL2  IMPL3  IMPL4  IMPL5  IMPL6
 #门  39376  32080  29674  24580  24580  23890
 PWR AC  2.242368  1.680192  1.886688  1.744704  1.329964  1.377504
 PWR CO  0 687789  0.400262  0.30479  0.572602  0.232531  0.187517
表1为256码片匹配滤波器
 IMPL1  IMPL2  IMPL3  IMPL4  IMPL5  IMPL6
 #门  78752  64160  59348  55520  49120  47380
 PWR AC  4.484736  3.360384  3.773376  3.489408  2.659968  3.755008
 PWR CO  1.775578  0.800525  0.809581  1.145203  0.465062  0.375034
表2为512码片匹配滤波器
计算实现上面设计的门电路总数，并在表1中按第一至第六实施方案(IMPL1-IMPL6)列出.从表1和图12-13看出，第一实施方案IMPL1涉及实施如该公开的背景部分中描述的码元匹配滤波器的常规方法。第二实施方案(IMPL2)和第三实施方案(IMPL3)分别是使用N＝2以及P＝2和P＝4的该公开构造的结果。实施方案1(IMPL1)使用寄存器的静态触发器，即门电路。实施方案2(IMPL2)与实施方案1(IMPL1)相似，用随机存取存储器(RAM)替换一半寄存器，即门电路。图12-15说明了随着静态触发器，即门电路的数量减少，能耗降低。实施方案3(IMPL3)采用实施方案1(IMPL1)的四分之一寄存器触发器，用RAM替换四分之三触发器。实施方案3(IMPL3)与实施方案2(IMPL2)相比增加了能耗，但减少了门电路的数量。
实施方案4(IMPL4)、5(IMPL5)和6(IMPL6)与实施方案1(IMPL1)、2(IMPL2)、和3(IMPL3)相似，但用动态触发器替换静态触发器。
节省来自不同来源并可概括如下。
本发明仅使用移位寄存器总数的一半并且加法器树为以前尺寸的一半。每个寄存器约有七个门电路数量(取决于ASIC销售商)。因此，节省的门电路数量约为
7个门电路*(N/2)*(每个取样的比特数)＝7*(512/2)*4＝7168个门电路。
为共用加法器树136。现有构造需要多路复用两个输入数据；因此，需要大多路复用器电路。通过本发明，需要N/2 2∶1个多路复用器133；还需要N/2个字乘X比特宽尺寸的小静态随机存取存储器。N表示滤波器的长度，X是加法器树136输出的动态范围。除这些优点外，存储器137在备用状态期间不消耗电能。
在HDL VHDL中实施512个码片的码元匹配滤波器，并在ModelTechnology VSystem模拟工具中模拟。用Synopsys Design CompilerVersion3.4a与LSI Logic 1cbg10p技术信息库一起成功地合成了该设计。
很明显，本领域技术人员在不脱离本发明范围和精神的情况下可对本发明的匹配滤波器做出各种改进，本发明的意图是覆盖所附权利要求和其等同物范围内提供的匹配滤波器的改进和变化。

Claims (17)

1.一种扩频匹配滤波器，作为针对于具有多个信息比特的接收扩频信号的扩频接收机的部件，通过用一个码片序列信号对每个信息比特进行扩频处理来产生接收扩频信号，包括：
多个第一移位寄存器，用于存储参考码片序列信号的第一部分；
多个第二移位寄存器，用于存储参考码片序列信号的第二部分；
一个控制处理器，用于产生具有带一时钟周期的时钟速率的时钟信号；
一个多路复用器，耦合到所述多个第一移位寄存器和所述多个第二移位寄存器，响应时钟信号，用于在该时钟周期的第一部分期间从所述多个第一移位寄存器，通过所述多路复用器输出参考码片序列信号的第一部分，和在该时钟周期的第二部分期间从所述多个第二移位寄存器，通过所述多路复用器输出参考码片序列信号的第二部分；
多个数据移位寄存器，耦合到所述扩频接收机，用于以该时钟速率偏移接收扩频信号的多个输入数据取样；
多个异或门，耦合到所述多个数据移位寄存器，并通过所述多路复用器耦合到所述多个第一移位寄存器和通过所述多路复用器耦合到所述多个第二移位寄存器，响应所述多路复用器在时钟周期的第一部分期间选择多个第一移位寄存器，该多个异或门在时钟周期的第一部分期间将参考码片序列信号的第一部分与该多个输入数据取样相乘，从而输出多个第一乘积输出信号，响应所述多路复用器在时钟周期的第二部分期间选择多个第二移位寄存器，该多个异或门在时钟周期的第二部分期间将参考码片序列信号的第二部分与该多个输入数据取样相乘，从而输出多个第二乘积输出信号；
一个加法器树，包括多个耦合到所述多个异或门的加法器门，用于在时钟周期的第一部分期间将该多个第一乘积输出信号相加，从而产生第一和数，和在时钟周期的第二部分期间将该多个第二乘积输出信号相加，从而产生第二和数；
一个存储器，耦合到所述加法器树，用于在时钟周期的第一部分期间存储从所述加法器树输出的第一和数；和
一个加法器，耦合到所述加法器树和所述存储器，用于把所述存储器中存储的第一和数加到来自所述加法器树的第二和数。
2.根据权利要求1所述的扩频匹配滤波器，进一步包括一个耦合到所述控制处理器的＂与＂门，用于抑制时钟信号到所述多个第一移位寄存器和到所述多个第二移位寄存器。
3.根据权利要求1所述的扩频匹配滤波器，进一步包括一个耦合到所述多个第一移位寄存器的每个移位寄存器输入端的＂与＂门，用于抑制所述多个第一移位寄存器的操作。
4.根据权利要求1所述的扩频匹配滤波器，进一步包括一个耦合到所述多个第二移位寄存器的每个移位寄存器输入端的＂与＂门，用于抑制所述多个第二移位寄存器的操作。
5.一种扩频匹配滤波器，作为针对于具有多个信息比特的接收扩频信号的扩频接收机的部件，通过用一个码片序列信号对每个信息比特进行扩频处理来产生接收扩频信号，包括：
参考装置，用于存储参考码片序列信号的多个部分；
控制装置，用于产生具有带一时钟周期的时钟速率的时钟信号；
多路复用器装置，耦合到所述参考装置，并响应时钟信号，用于在时钟周期的相应部分期间从所述参考装置并通过所述多路复用器装置顺序输出参考码片序列信号的该多个部分的每一部分；
数据装置，耦合到所述扩频接收机，用于以该时钟速率偏移接收扩频信号的多个输入数据取样；
乘法装置，耦合到所述数据装置并通过多路复用器装置耦合到所述参考装置，响应所述多路复用器装置在时钟周期的每个部分期间的选择，用于在该时钟周期的相应部分期间将参考码片序列信号的相应部分与位于所述数据装置中的该多个输入数据取样相乘，从而输出相应的多个乘积输出信号；
求和装置，耦合到所述乘法装置，用于在时钟周期的相应部分期间将该多个乘积输出信号的每个乘积输出信号相加，从而产生与参考码片序列信号的多个部分对应的多个和数；
存储装置，耦合到所述求和装置，用于存储该数量为N个的多个和数中的至少N-1个和数；和
加法器装置，耦合到所述求和装置和所述存储装置，用于将多个和数相加。
6.根据权利要求5所述的扩频匹配滤波器，进一步包括一个耦合到所述控制装置的＂与＂门，用于抑制时钟信号到所述参考装置。
7.根据权利要求5所述的扩频匹配滤波器，进一步包括一个耦合到所述参考装置的＂与＂门，用于抑制所述多个第一移位寄存器的操作。
8.根据权利要求5所述的扩频匹配滤波器，所述参考装置包括：
多个第一移位寄存器，用于存储参考码片序列信号的第一部分；和
多个第二移位寄存器，用于存储参考码片序列信号的第二部分。
9.根据权利要求8所述的扩频匹配滤波器，所述多路复用器装置包括一个耦合到所述多个第一移位寄存器和所述多个第二移位寄存器的多路复用器，响应时钟信号，用于在该时钟周期的第一部分期间从所述多个第一移位寄存器并通过所述多路复用器输出参考码片序列信号的第一部分，和在该时钟周期的第二部分期间从所述多个第二移位寄存器并通过所述多路复用器输出参考码片序列信号的第二部分。
10.根据权利要求9所述的扩频匹配滤波器，所述乘法装置包括多个异或门，该多个异或门耦合到所述多个数据装置，并通过所述多路复用器耦合到所述多个第一移位寄存器和通过所述多路复用器耦合到所述多个第二移位寄存器，响应所述多路复用器在时钟周期的第一部分期间选择多个第一移位寄存器，该多个异或门在时钟周期的第一部分期间将参考码片序列信号的第一部分与该多个输入数据取样相乘，从而输出多个第一乘积输出信号，响应所述多路复用器在时钟周期的第二部分期间选择多个第二移位寄存器，该多个异或门在时钟周期的第二部分期间将参考码片序列信号的第二部分与该多个输入数据取样相乘，从而输出多个第二乘积输出信号。
11.一种扩频匹配滤波器，作为针对于具有多个信息比特的接收扩频信号的扩频接收机的部件，通过用一个码片序列信号对每个信息比特进行扩频处理来产生接收扩频信号，包括：
第一参考装置，用于存储参考码片序列信号的第一部分；
第二参考装置，用于存储参考码片序列信号的第二部分；
控制装置，用于产生具有带一时钟周期的时钟速率的时钟信号；
多路复用器装置，耦合到所述第一参考装置和所述第二参考装置，并响应时钟信号，用于在该时钟周期的第一部分期间从所述第一参考装置，所述多路复用器装置输出参考码片序列信号的第一部分，和在该时钟周期的第二部分期间从所述第二参考装置输出参考码片序列信号的第二部分；
数据装置，耦合到所述扩频接收机，用于以该时钟速率偏移接收扩频信号的多个输入数据取样；
乘法装置，耦合到所述数据装置，并通过所述多路复用器装置耦合到所述第一参考装置和通过所述多路复用器装置耦合到所述第二参考装置，响应所述多路复用器装置在时钟周期的第一部分期间选择第一参考装置，该乘法装置在时钟周期的第一部分期间将参考码片序列信号的第一部分与位于所述数据装置中的多个输入数据取样相乘，从而输出多个第一乘积输出信号，并响应所述多路复用器装置在时钟周期的第二部分期间选择第二参考装置，在时钟周期的第二部分期间将参考码片序列信号的第二部分与位于所述数据装置中的多个输入数据取样相乘，从而输出多个第二乘积输出信号；
加法器树装置，耦合到所述乘法装置，用于在时钟周期的第一部分期间将该多个第一乘积输出信号相加，从而产生第一和数，和在时钟周期的第二部分期间将该多个第二乘积输出信号相加，从而产生第二和数；
存储装置，耦合到所述加法器树装置，用于存储第一和数；和
加法器装置，耦合到所述加法器树装置和所述存储装置，用于把所述存储装置中存储的第一和数加到来自所述加法器树的第二和数。
12.根据权利要求11所述的扩频匹配滤波器，进一步包括一个耦合到所述控制装置的＂与＂门，用于抑制时钟信号到所述第一参考装置和到所述第二参考装置。
13.根据权利要求8所述的扩频匹配滤波器，进一步包括一个耦合到所述多个第一移位寄存器的每个移位寄存器输入端的＂与＂门，用于抑制所述多个第一移位寄存器的操作。
14.根据权利要求8所述的扩频匹配滤波器，进一步包括一个耦合到所述多个第二移位寄存器的每个移位寄存器输入端的＂与＂门，用于抑制所述多个第二移位寄存器的操作。
15.根据权利要求11所述的扩频匹配滤波器，所述参考装置包括：
多个第一移位寄存器，用于存储参考码片序列信号的第一部分；和
多个第二移位寄存器，用于存储参考码片序列信号的第二部分。
16.根据权利要求15所述的扩频匹配滤波器，所述多路复用器装置包括一个耦合到所述多个第一移位寄存器和所述多个第二移位寄存器的多路复用器，响应时钟信号，用于在该时钟周期的第一部分期间从所述多个第一移位寄存器，通过所述多路复用器输出参考码片序列信号的第一部分，和在该时钟周期的第二部分期间从所述多个第二移位寄存器，通过所述多路复用器输出参考码片序列信号的第二部分。
17.根据权利要求16所述的扩频匹配滤波器，所述乘法装置包括多个异或门，该多个异或门耦合到所述多个数据装置，并通过所述多路复用器耦合到所述多个第一移位寄存器和通过所述多路复用器耦合到所述多个第二移位寄存器，响应所述多路复用器在时钟周期的第一部分期间选择多个第一移位寄存器，该多个异或门在时钟周期的第一部分期间将参考码片序列信号的第一部分与该多个输入数据取样相乘，从而输出多个第一乘积输出信号，响应所述多路复用器在时钟周期的第二部分期间选择多个第二移位寄存器，该多个异或门在时钟周期的第二部分期间将参考码片序列信号的第二部分与该多个输入数据取样相乘，从而输出多个第二乘积输出信号。
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