CN110707069A - 一种铜柱凸点互连结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种铜柱凸点互连结构及其制备方法，属于微电子和微机电系统封装领域。该铜柱凸点互连结构中的铜柱为柱状晶结构，其上部为纳米孪晶组织，由特定的镀液配方及直流电沉积的工艺方法一次性在晶圆基底上制备获得，并进一步加工为铜柱凸点互连结构。一方面，可以利用铜柱中的纳米孪晶铜湮灭界面柯肯达尔孔洞、调控化合物择优生长等，从而提高铜柱凸点的互连性能和服役可靠性；另一方面，与全纳米孪晶组织的铜柱相比，本发明涉及的铜柱组织可以有效减少镀层生长应力。本发明涉及的直流电镀工艺可以和现有的晶圆级封装技术兼容，使该发明成果更容易实现产业化。

Description

一种铜柱凸点互连结构及其制备方法
技术领域
本发明涉及微电子及微机电系统封装技术领域，具体涉及一种铜柱凸点互连结构及其制备方法。
背景技术
在倒装焊封装体回流过程中，传统焊球会由球形坍塌成鼓形。为了实现与线路板上的焊盘对准，一般传统的焊球尺寸和焊球之间的间距较大，从而限制了微电子器件I/O的总数量，尤其是2.5D/3D封装和IC的设计发展。而且焊点间距减少到一定尺寸之后，球形倒装焊球难免会发生桥连，进而产生其他可靠性问题。为了实现小间距和高密度封装，铜柱凸点应运而生，其回流过程中产生的变形很小，允许的焊点间距更为紧密。铜柱凸点是由铜柱和顶部焊料构成，通过焊料与基板互连。相比于传统焊点结构来说，铜柱凸点铜多锡少，由于Cu有良好的电性能，可以同时减轻焦耳热和电流拥挤效应。但是，由于铜柱较普通焊料硬度要高的多，从而给封装体引入了较大的应力。再者，在可靠性过程中若Cu/Sn互连界面上产生大量金属间化合物并且引入大量柯肯达尔孔洞，会严重影响封装结构的力学性能，降低其可靠性。
近年来，研究者尝试使用纳米孪晶铜作为微电子领域的基底材料与锡焊料的界面反应过程，发现其具有界面化合物调控和界面孔洞抑制两方面独特的优势。Lin等人使用全纳米孪晶组织的铜薄膜作为基底材料，在3min、260℃条件下纳米孪晶铜与锡基焊料界面反应过程中，发现界面化合物Cu6Sn5{0001}有明显的择优取向，平行于Cu{111}生长。这一研究证明了利用纳米孪晶铜可以实现界面IMC的可控制备，避免小型化前提下由于晶粒取向不均匀而引起的个别焊点早期失效(Acta Materialla,2013)。其次，Liu等人在对比纳米孪晶铜薄膜与普通组织的铜焊点在150℃、1000小时长时间时效情况，发现纳米孪晶界还可以有效湮灭界面反应过程中的柯肯达尔孔洞，甚至可以生成无孔洞的全化合物(Cu3Sn)的焊点，保证焊点的可靠性(Scripta Materialla,2013)。再者，中国专利CN 105633033 A提到使用纳米孪晶组织的铜柱凸点技术。然而，上述纳米孪晶铜制备技术均以高电流密度、高酸度等直流电沉积制备方法为主，制备所得的全纳米孪晶铜镀层，生长应力较大，不利于后续加工，热稳定性也有一定的影响。因此在实际应用中，研究者常常希望获得应力较小、稳定的镀层。
发明内容
针对现有技术存在的不足之处，本发明目的在于提供一种铜柱凸点互连结构及其制备方法，在这种铜柱凸点互连结构中，利用特定的电镀液配方和工艺参数可以一次性电沉积制备出上部为纳米孪晶组织的铜柱结构，下部形成的是无纳米孪晶组织的柱状晶，这种铜柱结构既保留了纳米孪晶铜界面反应优点，减缓柯肯达尔孔洞生长，促使界面化合物择优生长；同时减少了由纳米孪晶组织引入的镀层生长应力，减少镀层应力有助于提高晶圆级封装互连体的服役可靠性。
为实现上述目的，本发明所采用的技术方案如下：
一种铜柱凸点互连结构，包括由直流电沉积工艺制备于基底上的铜柱，所述铜柱为柱状晶结构，柱状晶结构的上部为含有高密度孪晶片层的纳米孪晶组织，柱状晶结构的下部则无纳米孪晶组织，柱状晶的生长方向与基底平面垂直。
所述孪晶片层平行于基底平面，孪晶片层厚度为15～100nm，孪晶片层间距为15-100nm。
所述纳米孪晶组织区域的高度占铜柱总高度的20～80％。视基底材料与铜柱状晶组织的晶体结构和取向的差异，所述铜柱与基底材料之间存在一层细晶过渡层。
所述铜柱凸点互连结构还包括绝缘层、金属焊盘、介电层、种子层、焊料凸点和晶圆基底；其中：所述晶圆基底的表面制备有绝缘层，所述金属焊盘设置在晶圆基底表面的绝缘层上，所述介电层覆盖在绝缘层上以及金属焊盘的外边缘上，所述种子层溅射在金属焊盘上，种子层上电沉积铜柱，所述铜柱表面进行电解抛光后，在其上方设置焊料凸点。
所述铜柱凸点互连结构的制备方法为：首先准备带有种子层的晶圆或芯片作为基底，然后采用直流电沉积工艺在种子层上制备铜柱，最后在所制备的铜柱表面制备焊料凸点，获得所述铜柱凸点互连结构；其中：直流电沉积工艺中所用电镀液的组成如下：
Figure BDA0002227637030000031
所述直流电沉积工艺中，电镀阳极板采用磷铜板，磷铜板中P元素含量为0.03-0.1wt.％，电流密度为1～10A/dm2(优选2～5A/dm2)，搅拌速度为100～1000rpm。
所述电镀液中的润湿剂为聚乙二醇或聚乙烯亚胺，采用聚乙二醇时，其在电镀液中浓度为10～200ppm，采用聚乙烯亚胺时，其在电镀液中浓度大于0且小于等于200ppm；所述表面活性剂为明胶，其在电镀液中浓度优选为10～60ppm。
所述铜柱凸点互连结构的制备方法具体包括如下步骤：
(1)准备有绝缘层的晶圆基底，在绝缘层上涂覆介电层，选择性刻蚀介电层并设置金属焊盘，继续涂覆介电层，并使金属焊盘表面暴露在介电层窗口中；或者，直接使用已经设置好金属焊盘及互连线的芯片作为基底；
(2)在金属焊盘暴露窗口位置及介电层上制备种子层；
(3)涂覆光刻胶，对所述光刻胶图形化，以暴露出需要沉积铜柱的区域；
(4)以种子层为阴极，直流电镀铜柱，铜柱通过种子层与底部金属焊盘相连，铜柱侧壁与光刻胶直接接触；
(5)对所得铜柱进行电解抛光，并在其顶端电镀焊料；
(6)去除光刻胶和介电层上多余的种子层；
(7)对铜柱顶端的焊料进行回流形成焊料凸点。
本发明制备方法应用于使用填铜工艺的铜柱凸点技术或其他与铜柱凸点互连结构相似的先进封装技术，包含但不限于2.5D、3D及集成扇出(InFO)封装技术等。
本发明设计原理如下：
关于纳米孪晶的形成机理，研究者往往从应力和能量的角度去解析。比如，Xu等人[Xu et.al,J.Appl.Phys.,2009(105):023521；Xu et.al,Appl.Phys.Lett.,2007(91):254105]曾用第一性原理计算的方法计算了纳米孪晶铜具有的能量，当外加双轴平面应力的时候纳米孪晶铜因为形成孪晶释放了应力，所以从能量的角度来讲比受应力的普通组织的铜要更稳定一些，进一步指出存在较高应力的铜膜会生长纳米孪晶组织。因此，业界认为纳米孪晶组织本来是电沉积过程中镀层生长应力间歇性释放而产生的一种特殊的织构，由于电沉积条件比较苛刻，电沉积后的镀层往往仍然存在较大的生长应力。
本发明通过调配镀液的组成成分和含量、电沉积工艺参数等，可以改变镀层的应力状态。在本发明配方研究过程中，使用高浓度的硫酸铜、较低浓度的酸，并在一定的电沉积条件下，可以获得一种临界应力。当镀层刚刚开始沉积的时候，镀层较薄，镀层应力较小，形成的是无纳米孪晶组织的柱状晶，随着镀层厚度的增加，镀层应力不断累积，当达到纳米孪晶形成所需的临界应力时，形成纳米孪晶组织。
特别地，这种电沉积获得的铜膜适合于铜柱应用。在铜柱凸点结构中，铜柱的高度往往在100μm以上，为保证有足够的应力生长纳米孪晶铜，制备全纳米孪晶铜组织的电沉积条件相对苛刻。本发明设计的电沉积铜膜与全纳米孪晶铜的组织的铜膜相比，镀层所含的应力较小。镀层内应力容易导致镀层发脆，镀层应力过大常常引起基体变形或产生裂纹，有时候甚至使镀层剥离脱落等，不利于器件应用，而应力较小的镀层在后续使用过程中稳定性较好，有助于提高晶圆级封装互连体的服役可靠性。
与现有技术相比，本发明的有益效果是：
1、本发明中可通过一次电沉积过程制备出上部为纳米孪晶组织的柱状晶铜柱，仅铜柱上部含有纳米孪晶组织，与全纳米孪晶组织的铜柱凸点相比，本发明这种镀层的内应力更小，组织更为稳定，而且只需控制镀层顶部的微观结构，电沉积制备工艺难度变小。该方法可适用于晶圆级封装过程中使用填铜工艺的铜柱凸点技术。
2、本发明中铜柱凸点互连结构与全纳米孪晶组织相同，与焊料互连界面处仍为纳米孪晶组织，其消除柯肯达尔孔洞、调节界面化合物择优取向等优势得以保留，可以有效提高铜柱凸点的互连性能和服役可靠性；
3、本发明所采用的直流电沉积工艺，可以和现有的晶圆级封装制备技术兼容，使该发明成果更容易实现产业化。
附图说明
图1是本发明铜柱凸点互连结构的示意图。
图2是实施例1利用直流电镀方法制备的上部为纳米孪晶铜组织的铜柱结构扫描电镜照片。
图3是实施例1利用直流电镀方法制备的纳米孪晶组织；其中：(a)透射电镜照片；(b)显示孪晶面为(111)面取向的Cu[110]方向衍射花样。
图4是实施例2利用直流电镀方法制备的上部为纳米孪晶铜组织的铜柱结构扫描电镜照片。
具体实施方式
下面结合附图及实施例对本发明作进一步详细说明。
图1是本发明铜柱凸点互连结构，包括晶圆基底1、绝缘层2、介电层3、金属焊盘4、种子层5、铜柱6和焊料凸点7；其中：晶圆基底1的表面制备有绝缘层2，金属焊盘4设置在晶圆基底1表面的绝缘层2上，介电层3覆盖在绝缘层2上以及金属焊盘4的外边缘上，种子层5溅射在金属焊盘4上，种子层5上电镀垂直于晶圆基底1的铜柱6，铜柱6的顶端设置焊料凸点7。
所述晶圆基底为硅或硅锗半导体材料，或者含有硅或硅锗的芯片或器件；
所述绝缘层为氧化硅或氮化硅，所述介电层为氧化物或聚合物(聚合物可为环氧树脂或聚酰亚胺)，所述种子层包括钛层和铜层，铜层与铜柱相接，其中钛层为粘附层，用于保证种子层与晶圆基底有良好的粘附作用。
在所述种子层5上电镀的铜柱为柱状晶结构，其上部为具有高密度孪晶片层的纳米孪晶组织区域。由于基底材料与柱状晶组织间晶体取向差异，在基体材料与柱状晶之间可能还有一层较薄的细晶过渡层，厚度在2μm以下，由于其厚度尺寸与整个几百微米厚度的铜柱结构相差几个数量级，此处可忽略不计。
本发明的铜柱凸点互连结构制备过程如下：
(1)准备有绝缘层的晶圆基底，在绝缘层上涂覆介电层，选择性刻蚀介电层并设置金属焊盘，继续涂覆介电层，直到完成布线层、再布线层等制作，并使金属焊盘表面暴露在介电层窗口中；或者直接使用已经设置好金属焊盘及互连线的芯片作为基底；
(2)使用磁控溅射等方法在介电层和暴露出来的金属焊盘上沉积种子层；
(3)涂覆光刻胶，并对所述光刻胶图形化，以暴露出需要沉积铜柱的区域；
(4)以光刻胶窗口内暴露出来的种子层为阴极，直流电镀铜柱，铜柱通过种子层与底部金属焊盘相连，铜柱侧壁与光刻胶直接接触；
(5)对获得的铜柱进行电解抛光，获得平整的表面，在所述铜柱表面进行焊料的电沉积；
(6)去除光刻胶和介电层上多余的种子层；
(7)对电沉积后的铜柱凸点进行回流，利用焊料表面张力形成帽状凸点。
上述步骤(4)中电镀之前应进行种子层的活化处理，使用5wt.％的盐酸进行酸洗活化，保证镀层和基体的结合强度。
上述步骤(4)中，所述直流电镀铜柱的过程中：电镀液组成为：硫酸铜130～180g/L，硫酸3～15mL/L，氯化钠10～28ppm(按氯含量计算)，润湿剂为0～1000ppm，表面活性剂10～1000ppm，其余为水；所述电镀液中的润湿剂为聚乙二醇或聚乙烯亚胺，采用聚乙二醇时，其在电镀液中浓度为10～200ppm，采用聚乙烯亚胺时，其在电镀液中浓度为＞0～200ppm；所述表面活性剂为明胶，其在电镀液中浓度为10～60ppm。
步骤(4)电镀过程中：电镀阳极板采用磷铜板，磷铜板中P元素含量为0.03-1wt.％，电流密度为1～10A/dm2(优选2～5A/dm2)，电镀过程中采用电磁搅拌方式保证镀液中浓度均匀一致，搅拌速度为100～1000rpm。
步骤(5)电解抛光过程中，使用恒电压模式进行电解抛光，电压设置为7～10V，抛光时间为5～10min，镀层作为阳极，不溶性的金属作为阴极。电解抛光液组成为：磷酸500～700mL，酒精300～500mL，尿素10～20g，异丙醇50-200mL，其余为水。
实施例1
准备已钝化的晶圆，在绝缘层上涂覆介电层并设置金属焊盘，在金属焊盘上进一步涂覆介电层，在暴露的金属焊盘和介电层上沉积种子层；种子层的沉积方法为物理溅射，种子层为100nm厚的Ti，200nm厚的Cu；使用光刻胶进行图形化；对种子层使用5wt.％的盐酸进行酸洗活化，以活化后的种子层为阴极进行直流电镀铜柱；完成电沉积后再进行电解抛光，获得表面平整的铜柱，并在铜柱顶端电镀焊料Sn或SnAg；去除光刻胶和介电层上的多余种子层；对焊料进行回流形成焊料凸点。
上述直流电镀铜柱步骤中，电镀液组成为：硫酸铜150g/L，硫酸3mL/L，氯化钠25ppm，聚乙二醇20ppm，明胶50ppm，其余为水。电镀工艺参数为：电镀阳极板采用磷铜板，P含量为0.03wt.％，电流密度为4A/dm2，搅拌速率为600rpm，镀液温度30℃，电沉积时间60min。
本实施例制备的铜柱凸点互连结构中电镀的铜柱为与晶圆基底垂直的柱状晶结构，柱状晶上部是纳米孪晶组织，孪晶片层平行于生长平面(如图2所示)，孪晶片层厚度小于100nm，孪晶片层厚度平均值为25nm(如图3所示)。镀层平均厚度62μm，且上部纳米孪晶区域厚度约为23μm。
实施例2
本实施例为铜柱凸点互连结构制备工艺，其与实施例1不同之处在于：直流电镀铜柱的过程中：电镀液组成为：硫酸铜180g/L，硫酸10mL/L，氯化钠10ppm，聚乙烯亚胺10ppm，明胶30ppm，其余为水；电镀阳极板采用磷铜板，磷铜板中P元素含量为0.075wt.％，电流密度为2A/dm2，搅拌速率为900rpm，镀液温度35℃，电镀40min。
对本实施例所得铜柱凸点互连结构中的铜柱截面组织进行分析，如图4所示，铜柱为生长方向与晶圆衬底垂直的柱状晶粒，柱状晶粒的上部为纳米孪晶结构，孪晶片层平行于晶圆衬底平面。镀层厚度90μm，且上部纳米孪晶区域厚度约为12μm，孪晶片层厚度小于100nm。

Claims (10)

1.一种铜柱凸点互连结构，其特征在于：该铜柱凸点互连结构包括由直流电沉积工艺制备于基底上的铜柱，所述铜柱为柱状晶结构，柱状晶结构的上部为含有高密度孪晶片层的纳米孪晶组织，下部则无纳米孪晶组织，柱状晶的生长方向与基底平面垂直。
2.根据权利要求1所述的铜柱凸点互连结构，其特征在于：所述孪晶片层平行于基底平面，孪晶片层厚度为15～100nm。
3.根据权利要求1所述的铜柱凸点互连结构，其特征在于：所述纳米孪晶组织区域的高度占铜柱总高度的20～80％。
4.根据权利要求1所述的铜柱凸点互连结构，其特征在于：视基底材料与铜柱状晶组织的晶体结构和取向的差异，所述铜柱与基底材料之间存在一层细晶过渡层。
5.根据权利要求1-4任一所述的铜柱凸点互连结构，其特征在于：所述铜柱凸点互连结构还包括绝缘层、金属焊盘、介电层、种子层、焊料凸点和晶圆基底；其中：所述晶圆基底的表面制备有绝缘层，所述金属焊盘设置在晶圆基底表面的绝缘层上，所述介电层覆盖在绝缘层上以及金属焊盘的外边缘上，所述种子层溅射在金属焊盘上，种子层上电沉积铜柱，所述铜柱表面进行电解抛光后，在其上方设置焊料凸点。
6.根据权利要求5所述的铜柱凸点互连结构的制备方法，其特征在于：该方法首先准备带有种子层的晶圆或芯片作为基底，然后采用直流电沉积工艺在种子层上制备铜柱，最后在所制备的铜柱表面制备焊料凸点，获得所述铜柱凸点互连结构；其中：直流电沉积工艺中所用电镀液的组成如下：
Figure FDA0002227637020000011
Figure FDA0002227637020000021
7.根据权利要求6所述的铜柱凸点互连结构的制备方法，其特征在于：所述直流电沉积工艺中，电镀阳极板采用磷铜板，磷铜板中P元素含量为0.03-0.1wt.％，电流密度为1～10A/dm2，搅拌速度为100～1000rpm。
8.根据权利要求6所述的铜柱凸点互连结构的制备方法，其特征在于：所述电镀液中的润湿剂为聚乙二醇或聚乙烯亚胺，采用聚乙二醇时，其在电镀液中浓度为10～200ppm，采用聚乙烯亚胺时，其在电镀液中浓度为＞0～200ppm；所述表面活性剂为明胶，其在电镀液中浓度为10～60ppm。
9.根据权利要求6所述的铜柱凸点互连结构的制备方法，其特征在于：该方法具体包括如下步骤：
(1)准备有绝缘层的晶圆基底，在绝缘层上涂覆介电层，选择性刻蚀介电层并设置金属焊盘，继续涂覆介电层，并使金属焊盘表面暴露在介电层窗口中；或者，直接使用已经设置好金属焊盘及互连线的芯片作为基底；
(2)在金属焊盘暴露窗口位置及介电层上制备种子层；
(3)涂覆光刻胶，对所述光刻胶图形化，以暴露出需要沉积铜柱的区域；
(4)以种子层为阴极，直流电镀铜柱，铜柱通过种子层与底部金属焊盘相连，铜柱侧壁与光刻胶直接接触；
(5)对所得铜柱进行电解抛光，并在其顶端电镀焊料；
(6)去除光刻胶和介电层上多余的种子层；
(7)对铜柱顶端的焊料进行回流形成焊料凸点。
10.根据权利要求6所述的铜柱凸点互连结构的制备方法，其特征在于：该方法应用于使用填铜工艺的铜柱凸点技术或其他与铜柱凸点互连结构相似的先进封装技术。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563232A (zh) * 2020-12-04 2021-03-26 中国科学院深圳先进技术研究院 铜键合丝及其制备方法
CN112820653A (zh) * 2020-12-30 2021-05-18 南通通富微电子有限公司 扇出型封装方法
CN114220783A (zh) * 2021-12-21 2022-03-22 中国科学院深圳先进技术研究院 一种混合键合结构及其制备方法
CN114453694A (zh) * 2022-02-18 2022-05-10 深圳先进电子材料国际创新研究院 一种可实现焊点中金属间化合物内柯肯达尔孔洞自愈合的方法
CN115101507A (zh) * 2022-06-14 2022-09-23 北京理工大学 一种超窄节距nt-Cu/纳米复合Ag基微凸点互连结构及其制备方法
US11508691B2 (en) 2021-02-22 2022-11-22 United Microelectronics Corp. Semiconductor structure with nano-twinned metal coating layer and fabrication method thereof
WO2023027917A1 (en) * 2021-08-25 2023-03-02 Applied Materials, Inc. Nanotwin copper materials in semiconductor devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633038A (zh) * 2014-11-30 2016-06-01 中国科学院金属研究所 一种定向生长的铜柱凸点互连结构及其制备方法
CN106298634A (zh) * 2015-05-15 2017-01-04 中国科学院金属研究所 一种定向生长纳米孪晶铜的通孔填充方法及其应用

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105633038A (zh) * 2014-11-30 2016-06-01 中国科学院金属研究所 一种定向生长的铜柱凸点互连结构及其制备方法
CN106298634A (zh) * 2015-05-15 2017-01-04 中国科学院金属研究所 一种定向生长纳米孪晶铜的通孔填充方法及其应用

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
FU-LONG SUN等: "Electrodeposition and growth mechanism of preferentially orientated nanotwinned Cu on silicon wafer substrate", 《JOURNAL OF MATERIALS SCIENCE & TECHNOLOGY》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112563232A (zh) * 2020-12-04 2021-03-26 中国科学院深圳先进技术研究院 铜键合丝及其制备方法
CN112820653A (zh) * 2020-12-30 2021-05-18 南通通富微电子有限公司 扇出型封装方法
US11508691B2 (en) 2021-02-22 2022-11-22 United Microelectronics Corp. Semiconductor structure with nano-twinned metal coating layer and fabrication method thereof
WO2023027917A1 (en) * 2021-08-25 2023-03-02 Applied Materials, Inc. Nanotwin copper materials in semiconductor devices
US11973034B2 (en) 2021-08-25 2024-04-30 Applied Materials, Inc. Nanotwin copper materials in semiconductor devices
CN114220783A (zh) * 2021-12-21 2022-03-22 中国科学院深圳先进技术研究院 一种混合键合结构及其制备方法
WO2023116634A1 (zh) * 2021-12-21 2023-06-29 中国科学院深圳先进技术研究院 一种混合键合结构及其制备方法
CN114453694A (zh) * 2022-02-18 2022-05-10 深圳先进电子材料国际创新研究院 一种可实现焊点中金属间化合物内柯肯达尔孔洞自愈合的方法
CN115101507A (zh) * 2022-06-14 2022-09-23 北京理工大学 一种超窄节距nt-Cu/纳米复合Ag基微凸点互连结构及其制备方法

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