CN110707065A - 阵列基板及显示面板 - Google Patents

Abstract

本发明公开了一种阵列基板及显示面板，阵列基板包括显示区和非显示区，非显示区包括移位寄存电路；阵列基板包括衬底基板、依次位于衬底基板一侧的第一绝缘层、第一金属层、第二绝缘层、第二金属层、第三绝缘层和第三金属层；第一金属层包括栅极线，栅极线包括第一部和第二部，在衬底基板所在平面的正投影第一部与第二部具有第一间隔，第二部与移位寄存电路电连接；阵列基板包括第一电阻，第一电阻的两端分别与第一部和第二部电连接，第一电阻位于第二金属层或第三金属层；第一绝缘层设有第二电阻，第二电阻的两端分别与第一部和第二部电连接；第二电阻的电阻值大于第一电阻的电阻值。本发明增强了阵列基板中移位寄存电路的静电防护能力。

Description

阵列基板及显示面板

技术领域

本发明涉及显示技术领域，更具体地，涉及一种阵列基板及显示面板。

背景技术

显示面板包括阵列基板，阵列基板在生产过程中，会制作很多金属线或者多晶硅(polysilicon)等导体，这些金属线或多晶硅＝，会聚集静电荷(如等离子刻蚀产生的带电粒子)导致电位升高。金属线或多晶硅越长，收集的静电荷也就越多，电压就越高，一般阵列基板中栅极金属线的长度较长，集聚的静电荷也最多，在栅极金属线与非显示区的移位寄存电路连接之前，栅极金属线上的静电荷可能对移位寄存电路中电子器件或者在栅极金属线上的电子器件存在静电击伤的风险，导致显示面板失效。

发明内容

有鉴于此，本发明提供了一种改善移位寄存电路静电防护能力的阵列基板及显示面板。

一方面，本发明提供了一种阵列基板，包括显示区和围绕所述显示区的非显示区，所述非显示区包括移位寄存电路；

所述阵列基板包括衬底基板、位于衬底基板一侧的第一绝缘层、位于所述第一绝缘层远离所述衬底基板一侧的第一金属层、位于所述第一金属层远离所述衬底基板一侧的第二绝缘层、位于所述第二绝缘层远离所述衬底基板一侧的第二金属层、位于所述第二金属层远离所述衬底基板一侧的第三绝缘层、以及位于所述第三绝缘层远离所述衬底基板一侧的第三金属层；

所述第一金属层包括栅极线，所述栅极线包括第一部和第二部，所述第一部在所述衬底基板所在平面的正投影与所述第二部在所述衬底基板所在平面的正投影之间具有第一间隔，所述第二部与所述移位寄存电路电连接；

所述阵列基板包括第一电阻，所述第一电阻的两端分别与所述第一部和所述第二部电连接，所述第一电阻位于所述第二金属层或所述第三金属层；

所述第一绝缘层靠近所述衬底基板的一侧设有第二电阻，所述第二电阻的两端分别与所述第一部和所述第二部电连接；

所述第二电阻的电阻值大于所述第一电阻的电阻值。

另一方面，本发明还提供了一种显示面板，包括上述阵列基板。

与现有技术相比，本发明提供的阵列基板及显示面板，至少实现了如下的有益效果：

本发明的阵列基板通过与栅极线的第一部和第二部电连接的第一电阻并联了一个大电阻第二电阻，在制作时先制作第二电阻，第二电阻与栅极线的第一部和第二部电连接，将栅极线上的静电荷在第二电阻处释放导出，当第一电阻再与第一部和第二部电连接后，已经没有静电荷向移位寄存电路移动，防止了静电荷击伤移位寄存电路。

当然，实施本发明的任一产品必不特定需要同时达到以上所述的所有技术效果。

通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。

附图说明

被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。

图1是本发明提供的阵列基板的一种平面结构示意图；

图2是图1中A-A’向的一种剖面图；

图3是图1中A-A’向的又一种剖面图；

图4是图1中A-A’向的又一种剖面图；

图5是图1中A-A’向的又一种剖面图；

图6是本发明提供的一种第二电阻的平面结构示意图；

图7是本发明提供的又一种第二电阻的平面结构示意图；

图8是本发明提供的又一种第二电阻的平面结构示意图；

图9是本发明提供的又一种第二电阻的平面结构示意图；

图10是本发明提供的一种显示面板的结构示意图。

具体实施方式

现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。

以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

参照图1、图2和图3，图1是本发明提供的阵列基板的一种平面结构示意图，图2是图1中A-A’向的一种剖面图，图3是图1中A-A’向的又一种剖面图。图1中阵列基板100包括显示区AA和围绕显示区的非显示区BB，非显示区BB包括移位寄存电路VSR。

图1中示出了在阵列基板100内包括沿第一方向X延伸、第二方向Y排列的扫描线(即栅极线8)，还包括沿第二方向Y延伸、第一方向X排列的数据线02，在非显示区BB包括移位寄存电路VSR，扫描线01的两端分别与左右两侧的移位寄存电路VSR相连接，移位寄存电路VSR可利用多个移位寄存器依序地输出多个扫描信号，扫描信号分别传送至多个扫描线(栅极线8)以驱动显示面板的像素阵列。图1中还示出了在非显示区绑定有驱动芯片IC，驱动芯片IC分别与移位寄存电路VSR通过扇出线连接，当然第二方向Y延伸的数据线也与驱动芯片IC通过扇出线连接，驱动芯片向数据线02发送数据信号。

图2和图3中阵列基板包括衬底基板1、位于衬底基板1一侧的第一绝缘层2、位于第一绝缘层2远离衬底基板1一侧的第一金属层3、位于第一金属层3远离衬底基板1一侧的第二绝缘层4、位于第二绝缘层4远离衬底基板1一侧的第二金属层5、位于第二金属层5远离衬底基板1一侧的第三绝缘层6、以及位于第三绝缘层6远离衬底基板1一侧的第三金属层7，第一金属层3包括栅极线8，栅极线8包括第一部81和第二部82，第一部81在衬底基板1所在平面的正投影与第二部82在衬底基板所在平面的正投影之间具有第一间隔11，第二部82与移位寄存电路VSR电连接。

本申请中阵列基板包括第一电阻9，第一电阻9的两端分别与第一部81和第二部82电连接，第一电阻9可以位于第二金属层5或者位于第三金属层7。图2中第一电阻81位于第二金属层5，图3中第一电阻9位于第三金属层7。

参照图2和图3，在第一绝缘层2靠近衬底基板1的一侧设有第二电阻10，第二电阻10的两端分别与第一部81和第二部82电连接；第二电阻10的电阻值大于第一电阻9的电阻值。

在一些可选的实施例中，第二电阻10的两端通过过孔分别与第一部81和第二部82电连接，第一电阻9的两端通过过孔分别与第一部81和第二部82电连接，这里不对连接方式做具体限定。

现有技术中在第一绝缘层2靠近衬底基板1的一侧不设置第二电阻，栅极线8的第一部81和第二部82通过第一电阻8导通，第二部82与移位寄存电路VSR电连接，当第一部81与第二部82导通后栅极线8上集聚的静电荷就会向移位寄存电路VSR移动，这些静电荷会击伤移位寄存电路中电子器件，导致显示面板失效。

而本发明在制作时，先提供衬底基板1，然后制作第二电阻10，再制作第一绝缘层2，然后在第一绝缘层2上制作栅极线8，通过曝光的方式或者其他工艺形成第一间隔11使栅极线8分为第一部81和第二部82，第二电阻10的两端分别与第一部81和第二部82电连接，此时栅极线8上的静电荷会移动至具有大电阻值的第二电阻10上，在第二电阻10的位置将静电荷释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中会制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9到达移位寄存电路了。

需要说明的是本发明中的第二电阻10仅用于释放栅极线8上的静电荷，而且第二电阻10的电阻值一定是比较大的，否则当静电荷比较多时不能在第二电阻10的位置完全释放仍然会移动到移位寄存电路VSR，仍会击伤移位寄存电路VSR内的器件。

与现有技术相比，本实施例的阵列基板至少具有以下有益效果：

本发明通过两端分别与第一部81和第二部82电连接的第一电阻9并联了一个大电阻第二电阻10，用于释放栅极线8上集聚的静电荷，在制作阵列基板100的过程中，先在衬底基板1上制作第二电阻10，第二电阻10的两端分别与第一部81和第二部82电连接，此时栅极线8上的静电荷会移动至具有大电阻值的第二电阻10上，在第二电阻10的位置将静电荷释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中会制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路。

参照图4，图4是图1中A-A’向的又一种剖面图。当第一电阻9位于第二金属层5时，第二绝缘层5上包括多个第一过孔50，第一过孔内包括第一搭接金属53，第一过孔50包括第一过孔甲51和第一过孔乙52，第二金属层5上包括第一金属块54，第一金属块54的两端通过第一过孔甲51和第一过孔乙52分别与第一部81和第二部82电连接，第一电阻9包括第一过孔甲51和第一过孔乙52内的第一搭接金属53、以及位于第一过孔甲51和第一过孔乙52之间的第一金属块54。

第一绝缘层2上包括多个第二过孔20，第二过孔20内包括第二搭接金属23，第二过孔20包括第二过孔甲21和第二过孔乙22，第一绝缘层2靠近衬底基板1一侧包括第二金属块24，第二金属块24的两端通过第二过孔甲21和第二过孔乙22分别与第一部81和第二部82电连接，第二电阻10包括第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块24。

由于图4是截面图，对应的位置只有一个第一过孔50和一个第二过孔20，可以理解的是，每根栅极线8对应的位置都具有一个第一过孔和一个第二过孔。

当第一电阻9通过过孔的方式与第一部81和第二部82电连接时，能够起到电阻阻值的部分为第一过孔甲51和第一过孔乙52内的第一搭接金属53，以及位于第一过孔甲51和第一过孔乙52之间的第一金属块54。

当第二电阻10通过过孔的方式与第一部81和第二部82电连接时，能够起到电阻阻值的部分为第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块24。

本实施例通过两端分别与第一部81和第二部82电连接的第一电阻9并联了一个大电阻第二电阻10，用于释放栅极线8上集聚的静电荷，在制作阵列基板100的过程中，先在衬底基板1上制作第二金属块24，第二金属块24的两端通过第二过孔甲21和第二过孔乙22分别与第一部81和第二部82电连接，所以第二电阻10包含了第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块24，此时栅极线8上的静电荷会移动至具有大电阻值的第二电阻10上，在第二电阻10的位置将静电荷释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中会制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路。

过孔制作工艺简单，易于将第一电阻9与第一部81和第二部82、第二电阻10与第一部81和第二部82之间连接起来。

另外过孔制作工艺具有灵活性，可调节过孔的大小从而改变第一电阻9或第二电阻10与第一部81、第二部82之间的接触面积，也就是可通过调节过孔的大小改变第一电阻9或第二电阻10的电阻值。

继续参照图4，在一些可选的实施例中，第一过孔50在衬底基板1所在平面的正投影的面积大于第二过孔20在衬底基板1所在平面的正投影面积。

电阻值与电阻的横截面积成反比，横截面积越大电阻值越小，第一电阻9包括第一过孔甲51和第一过孔乙52内的第一搭接金属53，以及位于第一过孔甲51和第一过孔乙52之间的第一金属块54，第二电阻10包括第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块2，其中第一电阻9与第一部81、第二部82的接触面积直接影响第一电阻9的电阻值，第一过孔甲51与第一部81的接触面积、第一过孔乙52与第二部82的接触面积影响第一电阻9的电阻值；同理第二电阻10与第一部81、第二部82的接触面积直接影响第二电阻10的电阻值，第二过孔甲21与第一部81的接触面积、第二过孔乙22与第二部82的接触面积影响第二电阻10的电阻值。本实施例中第一过孔50在衬底基板1所在平面的正投影的面积大于第二过孔20在衬底基板1所在平面的正投影面积，也就是第二电阻10与第一部81、第二部82的接触面积小于第一电阻9与第一部81第二部82的接触面积，如此能够保证第二电阻10的电阻值大于第一电阻9的电阻值。

第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，防止静电荷击伤移位寄存电路VSR。

继续参照图4，在第一方向X上，位于第二过孔甲21和第二过孔乙22之间的第二金属块23长度为a，位于第一过孔甲51和第一过孔乙52之间的第一金属块53长度为b，其中，a>b，第一方向X为由第一部81指向第二部82的方向。

可以理解的是，在第一方向X上的长度越大，电阻值也就越大，位于第二过孔甲21和第二过孔乙22之间的第二金属块23长度直接影响第第二电阻10电阻值的大小，位于第一过孔甲51和第一过孔乙52之间的第一金属块53长度直接影响第一电阻9电阻值的大小。本实施例中位于第二过孔甲21和第二过孔乙22之间的第二金属块23长度a大于位于第一过孔甲51和第一过孔乙52之间的第一金属块53长度b，能够保证第二电阻10的电阻值大于第一电阻9的电阻值，第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路VSR。

继续参照图4，在垂直于衬底基板1所在平面的方向上，第二金属块23的正投影面积小于第一金属块53的正投影面积。

电阻的横截面积越大，电阻值越小，电阻的横截面积越小，电阻值越大。由此，第二金属块23的横截面积直接影响第二电阻10的电阻值大小，当第二金属块23的横截面积(在垂直于衬底基板1所在平面的方向上第二金属块23的正投影面积)越大，第二电阻10的电阻值也就越小，当第二金属块23的横截面积(在垂直于衬底基板1所在平面的方向上第二金属块23的正投影面积)越小，第二电阻10的电阻值也就越大；同理第一金属块53的横截面积直接影响第一电阻9的电阻值大小，当第一金属块53的横截面积(在垂直于衬底基板1所在平面的方向上第一金属块53的正投影面积)越大，第一电阻9的电阻值也就越小，当第一金属块53的横截面积(在垂直于衬底基板1所在平面的方向上第一金属块53的正投影面积)越小，第一电阻9的电阻值也就越大。

本实施例中在垂直于衬底基板1所在平面的方向上，第二金属块23的正投影面积小于第一金属块53的正投影面积，能够保证第二电阻10的电阻值大于第一电阻9的电阻值，第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路VSR。

参照图5，图5是图1中A-A’向的又一种剖面图。图5中第一电阻9位于第三金属层7，在垂直于衬底基板1所在的方向上，第三绝缘层6、第二金属层5和第二绝缘层4依次形成第三过孔70，第三过孔70内包括第三搭接金属73，第三过孔70包括第三过孔甲71和第三过孔乙72，第三金属层7上包括第三金属块74，第三金属块74的两端通过第三过孔甲71和第三过孔乙72分别与第一部81和第二部82电连接，第一电阻9包括第三过孔甲71和第三过孔乙72内的第三搭接金属73、以及位于第三过孔甲71和第三过孔乙72之间的第三金属块74；

第一绝缘层2上包括多个第二过孔20，第二过孔20内包括第二搭接金属23，第二过孔20包括第二过孔甲21和第二过孔乙22，第一绝缘层1靠近衬底基板一侧包括第二金属块24，第二金属块24的两端通过第二过孔甲21和第二过孔乙22分别与第一部81和第二部82电连接，第二电阻10包括第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块24。

当第一电阻9通过过孔的方式与第一部81和第二部82电连接时，能够起到电阻阻值的部分为第三过孔甲71和第三过孔乙72内的第三搭接金属73，以及位于第三过孔甲71和第三过孔乙72之间的第三金属块74。

当第二电阻10通过过孔的方式与第一部81和第二部82电连接时，能够起到电阻阻值的部分为第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块24。

本实施例通过两端分别与第一部81和第二部82电连接的第一电阻9并联了一个大电阻第二电阻10，用于释放栅极线8上集聚的静电荷，在制作阵列基板100的过程中，先在衬底基板1上制作第二金属块24，第二金属块24的两端通过第二过孔甲21和第二过孔乙22分别与第一部81和第二部82电连接，所以第二电阻10包含了第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块24，此时栅极线8上的静电荷会移动至具有大电阻值的第二电阻10上，在第二电阻10的位置将静电荷释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中会制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路。

过孔制作工艺简单，易于将第一电阻9与第一部81和第二部82、第二电阻10与第一部81和第二部82之间连接起来。

另外过孔制作工艺具有灵活性，可调节过孔的大小从而改变第一电阻9或第二电阻10与第一部81、第二部82之间的接触面积，也就是可通过调节过孔的大小改变第一电阻9或第二电阻10的电阻值。

在一些可选的实施例中，继续参照图5，第三过孔70在衬底基板1所在平面的正投影的面积大于第二过孔20在衬底基板1所在平面的正投影面积。

电阻值与电阻的横截面积成反比，横截面积越大电阻值越小，第一电阻9包括第三过孔甲71和第三过孔乙72内的第三搭接金属73，以及位于第三过孔甲71和第三过孔乙72之间的第三金属块74，第二电阻10包括第二过孔甲21和第二过孔乙22内第二搭接金属23、以及位于第二过孔甲21和第二过孔乙22之间的第二金属块2，其中第一电阻9与第一部81、第二部82的接触面积直接影响第一电阻9的电阻值，第三过孔甲71与第一部81的接触面积、第三过孔乙72与第二部82的接触面积影响第一电阻9的电阻值；同理第二电阻10与第一部81、第二部82的接触面积直接影响第二电阻10的电阻值，第二过孔甲21与第一部81的接触面积、第二过孔乙22与第二部82的接触面积影响第二电阻10的电阻值。本实施例中第三过孔70在衬底基板1所在平面的正投影的面积大于第二过孔20在衬底基板1所在平面的正投影面积，也就是第二电阻10与第一部81、第二部82的接触面积小于第一电阻9与第一部81第二部82的接触面积，如此能够保证第二电阻10的电阻值大于第一电阻9的电阻值。

第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，防止静电荷击伤移位寄存电路VSR。

在一些可选的实施例中，在第一方向X上，位于第二过孔甲21和第二过孔乙22之间的第二金属块24长度为a，位于第三过孔甲71和第三过孔乙72之间的第三金属块74长度为b，其中，a>b，第一方向X为由第一部81指向第二部82的方向。

可以理解的是，在第一方向X上的长度越大，电阻值也就越大，位于第二过孔甲21和第二过孔乙22之间的第二金属块24长度直接影响第第二电阻10电阻值的大小，位于第三过孔甲71和第三过孔乙72之间的第三金属块74长度直接影响第一电阻9电阻值的大小。本实施例中位于第二过孔甲21和第二过孔乙22之间的第二金属块24长度a大于位于第三过孔甲71和第三过孔乙72之间的第三金属块74长度b，能够保证第二电阻10的电阻值大于第一电阻9的电阻值，第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路VSR。

在一些可选的实施例中，在垂直于衬底基板1所在平面的方向上，第二金属块24的正投影面积小于第三金属块74的正投影面积。

电阻的横截面积越大，电阻值越小，电阻的横截面积越小，电阻值越大。由此，第二金属块24的横截面积直接影响第二电阻10的电阻值大小，当第二金属块24的横截面积(在垂直于衬底基板1所在平面的方向上第二金属块24的正投影面积)越大，第二电阻10的电阻值也就越小，当第二金属块24的横截面积(在垂直于衬底基板1所在平面的方向上第二金属块24的正投影面积)越小，第二电阻10的电阻值也就越大；同理第三金属块74的横截面积直接影响第一电阻9的电阻值大小，当第三金属块74的横截面积(在垂直于衬底基板1所在平面的方向上第三金属块74的正投影面积)越大，第一电阻9的电阻值也就越小，当第三金属块74的横截面积(在垂直于衬底基板1所在平面的方向上第三金属块74的正投影面积)越小，第一电阻9的电阻值也就越大。

本实施例中在垂直于衬底基板1所在平面的方向上，第二金属块24的正投影面积小于第三金属块74的正投影面积，能够保证第二电阻10的电阻值大于第一电阻9的电阻值，第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，另外在后续制作过程中制作第一电阻9，将第一部81和第二部82导通，此时已经没有静电荷会通过第一电阻9移动到位寄存电路VSR了，防止了静电荷击伤移位寄存电路VSR。

参照图6、图7和图8，图6是本发明提供的一种第二电阻的平面结构示意图，图7是本发明提供的又一种第二电阻的平面结构示意图，图8是本发明提供的又一种第二电阻的平面结构示意图。图6、图7和图8中第二电阻10在衬底基板所在平面的正投影具有镂空部101。

图6中第二电阻10在衬底基板所在平面的正投影具有多个矩形镂空部101，图7中第二电阻10在衬底基板所在平面的正投影具有多个圆形镂空部101，图8中第二电阻10在衬底基板所在平面的正投影具有一个矩形镂空部101，这里不对镂空部101的形状和数量做具体限定。

当第二电阻10在衬底基板所在平面的正投影具有镂空部101，可以减小第二电阻10的横截面积，可知当第二电阻10的横截面积越大，第二电阻10的电阻值也就越小，当第二电阻10的横截面积越小，第二电阻10的电阻值也就越大，设置镂空部101后，减小了第二电阻10的横截面积，第二电阻10的阻值增大。第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，防止了静电荷击伤移位寄存电路VSR。

参照图9，图9是本发明提供的又一种第二电阻的平面结构示意图。图9中第二电阻10在衬底基板所在平面的正投影具有第一边102，第一边102沿第一方向X延伸，且第一边102向第二电阻10的几何中心凹陷。

图9中示出了第二电阻10具有两个相对设置的第一边102，当然也可以仅具有一个第一边102，第一边向第二电阻10的几何中心凹陷后，有利于减小第二电阻10的横截面积。

当第二电阻10的第一边102向第二电阻10的几何中心凹陷时，可以减小第二电阻10的横截面积。前文可知当第二电阻10的横截面积越大，第二电阻10的电阻值也就越小，当第二电阻10的横截面积越小，第二电阻10的电阻值也就越大，第一边102向第二电阻10的几何中心凹陷后，减小了第二电阻10的横截面积，第二电阻10的阻值增大。第二电阻10的电阻值越大，越能够保证栅极线8上的静电荷在第二电阻10的位置释放，即使静电荷集聚的较多电压较高使得第二电阻10被击穿也不会造成静电荷击伤移位寄存电路VSR，防止了静电荷击伤移位寄存电路VSR。

继续参照图2、图3和图4，第一电阻9和第二电阻10在衬底基板1所在平面的正投影与第一间隔11在衬底基板1所在平面的正投影至少部分重叠。

可以理解的是第一电阻9和第二电阻10在衬底基板1所在平面的正投影与第一间隔11在衬底基板1所在平面的正投影至少部分重叠时，第一电阻9、第二电阻10距离第一部81和第二部82的距离最近，最容易将第一电阻9与第一部81和第二部82连接起来、将第二电阻10与第一部81和第二部82连接起来，尤其是通过过孔的形式连接时，方便形成过孔实现连接。

在一些可选的实施例中，继续参照图2至图5，第二电阻10的电阻值至少为第一电阻9的电阻值的100倍。

第二电阻10的电阻值越大，越能够保证栅极线上的静电荷在第二电阻10的位置释放。本实施例中第二电阻10的电阻值至少为第一电阻9的电阻值的100倍，能够保证栅极线上的静电荷在第二电阻10的位置全部释放，能够完全防止静电荷击伤移位寄存电路VSR。

在一些可选的实施例中，继续参照图2至图7，第二电阻10为半导体。半导体的特性是掺杂的粒子越少电阻值越大，第二电阻10为半导体，当半导体中掺杂少量的杂质时，能够保证第二电阻10具有比较大的电阻，

第二电阻10的电阻值越大，越能够保证栅极线上的静电荷在第二电阻10的位置释放，防止了静电荷击伤移位寄存电路VSR。

在一些可选实施例中，请参考图10，图10是本发明提供的一种显示面板的结构示意图，本实施例提供的显示面板200，包括上述实施例中的阵列基板100，以及与阵列基板100相对设置的彩膜基板(图中未示出)。图10实施例仅以手机为例，对显示面板200进行说明，可以理解的是，本发明实施例提供的显示面板200，可以是电脑、电视、电子纸、车载显示面板等其他具有显示功能的显示面板200，本发明对此不作具体限制。本发明实施例提供的显示面板200，具有本发明实施例提供的阵列基板100的有益效果，具体可以参考上述各实施例对于阵列基板100的具体说明，本实施例在此不再赘述。

通过上述实施例可知，本发明提供的阵列基板及显示面板，至少实现了如下的有益效果：

本发明的阵列基板通过与栅极线的第一部和第二部电连接的第一电阻并联了一个大电阻第二电阻，在制作时先制作第二电阻，第二电阻与栅极线的第一部和第二部电连接，将栅极线上的静电荷在第二电阻处释放导出，当第一电阻再与第一部和第二部电连接后，已经没有静电荷向移位寄存电路移动，防止了静电荷击伤移位寄存电路。

虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (12)

1.一种阵列基板，其特征在于，包括显示区和围绕所述显示区的非显示区，所述非显示区包括移位寄存电路；

所述阵列基板包括衬底基板、位于衬底基板一侧的第一绝缘层、位于所述第一绝缘层远离所述衬底基板一侧的第一金属层、位于所述第一金属层远离所述衬底基板一侧的第二绝缘层、位于所述第二绝缘层远离所述衬底基板一侧的第二金属层、位于所述第二金属层远离所述衬底基板一侧的第三绝缘层、以及位于所述第三绝缘层远离所述衬底基板一侧的第三金属层；

所述第一金属层包括栅极线，所述栅极线包括第一部和第二部，所述第一部在所述衬底基板所在平面的正投影与所述第二部在所述衬底基板所在平面的正投影之间具有第一间隔，所述第二部与所述移位寄存电路电连接；

所述阵列基板包括第一电阻，所述第一电阻的两端分别与所述第一部和所述第二部电连接，所述第一电阻位于所述第二金属层或所述第三金属层；

所述第一绝缘层靠近所述衬底基板的一侧设有第二电阻，所述第二电阻的两端分别与所述第一部和所述第二部电连接；

所述第二电阻的电阻值大于所述第一电阻的电阻值。

2.根据权利要求1所述的阵列基板，其特征在于，当所述第一电阻位于所述第二金属层时，所述第二绝缘层上包括多个第一过孔，所述第一过孔内包括第一搭接金属，所述第一过孔包括第一过孔甲和第一过孔乙，所述第二金属层上包括第一金属块，所述第一金属块的两端通过所述第一过孔甲和所述第一过孔乙分别与所述第一部和所述第二部电连接，所述第一电阻包括所述第一过孔甲和所述第一过孔乙内的所述第一搭接金属、以及位于所述第一过孔甲和所述第一过孔乙之间的第一金属块；

所述第一绝缘层上包括多个第二过孔，所述第二过孔内包括第二搭接金属，所述第二过孔包括第二过孔甲和第二过孔乙，所述第一绝缘层靠近所述衬底基板一侧包括第二金属块，所述第二金属块的两端通过所述第二过孔甲和所述第二过孔乙分别与所述第一部和所述第二部电连接，所述第二电阻包括所述第二过孔甲和所述第二过孔乙内所述第二搭接金属、以及位于所述第二过孔甲和所述第二过孔乙之间的第二金属块。

3.根据权利要求2所述的阵列基板，其特征在于，所述第一过孔在所述衬底基板所在平面的正投影的面积大于所述第二过孔在所述衬底基板所在平面的正投影面积。

4.根据权利要求2所述的阵列基板，其特征在于，在第一方向上，位于所述第二过孔甲和所述第二过孔乙之间的第二金属块长度为a，位于所述第一过孔甲和所述第一过孔乙之间的第一金属块长度为b，其中，a>b，所述第一方向为由所述第一部指向所述第二部的方向。

5.根据权利要求2所述的阵列基板，其特征在于，在垂直于所述衬底基板所在平面的方向上，所述第二金属块的正投影面积小于所述第一金属块的正投影面积。

6.根据权利要求1所述的阵列基板，其特征在于，当所述第一电阻位于所述第三金属层时，在垂直于所述衬底基板所在的方向上，所述第三绝缘层、所述第二金属层和所述第二绝缘层依次形成第三过孔，所述第三过孔内包括第三搭接金属，所述第三过孔包括第三过孔甲和第三过孔乙，所述第三金属层上包括第三金属块，所述第三金属块的两端通过所述第三过孔甲和所述第三过孔乙分别与所述第一部和所述第二部电连接，所述第一电阻包括所述第三过孔甲和所述第三过孔乙内的所述第三搭接金属、以及位于所述第三过孔甲和所述第三过孔乙之间的第三金属块；

所述第一绝缘层上包括多个第二过孔，所述第二过孔内包括第二搭接金属，所述第二过孔包括第二过孔甲和第二过孔乙，所述第一绝缘层靠近所述衬底基板一侧包括第二金属块，所述第二金属块的两端通过所述第二过孔甲和所述第二过孔乙分别与所述第一部和所述第二部电连接，所述第二电阻包括所述第二过孔甲和所述第二过孔乙内所述第二搭接金属、以及位于所述第二过孔甲和所述第二过孔乙之间的第二金属块。

7.根据权利要求1所述的阵列基板，其特征在于，所述第二电阻在所述衬底基板所在平面的正投影具有镂空部。

8.根据权利要求1所述的阵列基板，其特征在于，所述第二电阻在所述衬底基板所在平面的正投影具有第一边，所述第一边沿第一方向延伸，且所述第一边向所述第二电阻的几何中心凹陷。

9.根据权利要求1所述的阵列基板，其特征在于，所述第一电阻和所述第二电阻在所述衬底基板所在平面的正投影与所述第一间隔在所述衬底基板所在平面的正投影至少部分重叠。

10.根据权利要求1所述的阵列基板，其特征在于，所述第二电阻的电阻值至少为所述第一电阻的电阻值的100倍。

11.根据权利要求1所述的阵列基板，其特征在于，所述第二电阻为半导体。

12.一种显示面板，其特征在于，包括权利要求1至11任一所述的阵列基板。

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