CN110660681A - 一种倒装芯片组件及其封装方法 - Google Patents

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Abstract

本发明涉及倒装芯片组件的封装方法和倒装芯片组件。本发明的倒装芯片组件的封装方法包括如下步骤:在所述基板上形成凸点;以及将凸点与芯片连接以形成倒装芯片组件。本发明的倒装芯片组件包括基板和芯片,该基板包括凸点,该凸点与所述芯片连接。本发明的方法和倒装芯片组件能够克服现有技术中的凸点高度不一而导致的芯片与基板之间的不能连接或者不能可靠连接的问题、消除现有技术中导电胶连接高度有限所导致的能连接的间距有限的缺陷并且本发明的方法和倒装芯片组件加工方便快捷,大大降低了产品成本和加工成本。

Description

一种倒装芯片组件及其封装方法
技术领域
本发明总体涉及半导体技术,包括倒装芯片的封装技术。具体地,本发明涉及一种倒装芯片组件和倒装芯片组件的封装方法。
背景技术
在芯片封装技术领域,倒装芯片封装技术(Flip-Chip)是广泛运用于连接芯片与基板,连接大型集成电路与功能元件的重要表面安装技术。其尤其适合应用在高脚数、小型化、多功能、高速度趋势集成电路的产品中,其能够降低成本、提高速度并且提高组件可靠性。
参见附图1所示,其示出了现有技术中的一种待封装的倒装芯片组件100的结构示意分解图,该倒装芯片组件100通过将芯片110上的凸点120与基板或功能元件130连接而形成。
其中,凸点120是将芯片与基板或功能元件连接的重要结构。当前的一种在芯片上机械形成凸点的技术例如是一种柱式凸点形成技术。该工艺过程主要为,首先对芯片进行球压焊,然后把金焊丝拉到断裂点,最后形成有短尾部的柱式凸点。
图2是现有技术中的一种芯片110与基板或功能元件130连接后的倒装芯片组件100的示意图,该倒装芯片的封装工艺过程为,首先在芯片110上制作凸点120。然后将凸点120的一部分蘸上导电胶或焊膏140。然后再使导电胶140与基板或功能元件上相应的连接点接触,待导电胶140固化之后,即使得芯片110的凸点120与基板或功能元件粘接在一起,形成电连接,从而得到倒装芯片组件100。
现有技术中这种方式的倒装芯片工艺具有若干缺陷:第一,柱式凸点的上表面由于工艺特点很难保持同面,凸点高度不一,导致导电胶有些粘得上,有些粘不上,有些粘得多,有些粘得少,尤其在形成数量庞大的凸点矩阵时,凸点之间高度差更为明显;第二,导电胶连接高度有限,导电胶由于表面张力附着于凸点,其能连接的间距有限;第三,基板或者功能元件并非水平面,这种弯曲甚至会由于各组层热膨胀系数不同而加大;第四,以上三点,经常在工业实践中导致不共面的凸点矩阵和基板或功能元件的弯曲面之间高难度的连接,结果是一部分凸点无法完成与基板或功能元件的连接,即便连接之后也大大降低了可靠性。另外,现有技术的在芯片上制作凸点的工艺难度比较大,并且成本高昂。
因此,希望提供一种改进的倒装芯片组件及其封装方法,以消除或缓和现有技术中的上述缺陷。
发明内容
为了克服现有技术中的上述缺陷,本发明提供了一种倒装芯片组件的封装方法,该倒装芯片组件包括芯片和基板。该方法包括如下步骤:(a)在基板上形成凸点;以及(b)将凸点与芯片连接以形成倒装芯片组件。
其中,在步骤(a)之前确定该基板表面是水平的。
其中,步骤(a)所述的在所述基板上形成凸点包括:通过去除基板的一部分材料在基板表面上形成所述凸点。
其中,可以通过机械切割、激光切割或者化学蚀刻的方式去除所述基板的一部分材料以在基板表面上形成所述凸点。
在一种实施方式中,所述凸点通过导电胶与所述芯片连接。
本发明还提供了一种倒装芯片组件,其包括芯片和基板,该基板包括凸点,所述凸点与所述芯片连接。
在一种实施方式中,所述凸点与所述基板是一体的。
在一种实施方式中,所述凸点通过去除所述基板表面上的一部分材料而形成。
所述凸点可通过导电胶与所述芯片连接。所述凸点的形状可以是圆柱体、长方体、正方体或棱柱体。
通过采用本发明的上述倒装芯片组件的封装方法和倒装芯片组件,克服了上述提到的现有技术中的倒装芯片组件和封装方法的缺陷。例如,本发明中的凸点是在既有的基板或功能元件的水平面上加工而成,因此,所有凸点在例如机械切割或激光切割之后仍旧能保持共面,从而消除了现有技术中的凸点高度不一而导致的芯片与基板之间的不能连接或者不能可靠连接的问题,提高了芯片与基板或功能元件的连接的可靠性。此外,可以根据实际需要在基板上方便地加工所需高度的凸点,从而消除了现有技术中导电胶连接高度有限所导致的能连接的间距有限的缺陷。另外,与现有技术的在芯片上形成凸点的这种比较难以加工的方法相比,本发明的方法能够方便迅速地在基板上形成凸点,大大降低了加工成本,并且方式多样,适用于大规模生产。而且,与现有技术的在芯片上形成凸点的方法相比,本发明中,凸点是基板或功能元件的一部分,从而大大降低了产品成本。
附图说明
附图以示例的方式图示了本发明,其并不构成对本发明的限制。在附图中相同的数字表示相同的部件,其中:
图1现有技术中的一种倒装芯片组件100中芯片和基板连接之前的结构示意分解图;
图2是现有技术中的一种芯片110与基板或功能元件130连接后的倒装芯片组件100的示意图;
图3A示出了本发明的一种示例性的倒装芯片组件300中芯片310和基板或功能元件320连接之前的结构示意分解侧视图;
图3B示出了本发明的一种示例性的倒装芯片组件300中芯片310和基板或功能元件320通过导电胶330连接之后的结构示意侧视图;
图4示出了另一种示例性的倒装芯片组件400中芯片410和基板或功能元件420连接之前的结构示意分解立体图;以及
图5示出了本发明的一种示例性的倒装芯片组件的封装方法的流程图500。
具体实施方式
下面将参照附图中所示的一些实施例具体描述本发明的一些示例性实施方式。在下文的描述中,描述了一些具体的细节以提供对本发明的更深的理解。然而,对于本领域的技术人员来说显而易见的是,即使不具有这些具体细节中的一些,本发明也可被实施。另一方面,一些公知的工艺步骤和/或结构没有被详细描述以避免不必要地使本发明变得难以理解。此外,在实施例的详细描述中,方向术语,例如“上”、“下”、“顶部”、“底部”、“前”、“后”、“侧部”、“左”、“右”、“向前”“向后”等是参考附图中的方向而使用的。由于本发明的实施例中的部件能够以多个不同的方向而被放置,因此,所述方向术语的使用是为了说明而不是为了限制本发明。
参见图3A-5,其中,图3A示出了本发明的一种示例性的倒装芯片组件300中芯片310和基板或功能元件320连接之前的结构示意分解侧视图。图3B示出了本发明的一种示例性的倒装芯片组件300中芯片310和基板或功能元件320通过导电胶330连接之后的结构示意侧视图。图4示出了另一种示例性的倒装芯片组件400中芯片410和基板或功能元件420连接之前的结构示意分解立体图。图5示出了本发明的一种示例性的倒装芯片组件的封装方法的流程图500。
参见图5并结合图3-4,该封装方法的步骤为:在步骤510,在基板或功能元件320上形成凸点340,然后在步骤520,将形成的凸点340与芯片310连接从而形成倒装芯片组件300。
在一种实施方式中,可以通过去除基板或功能元件320的一部分材料在基板或功能元件320的表面上形成凸点340。例如,参见图3A-3B,可以通过对基板或功能元件320的表面进行切割,从而形成多条交叉的凹槽350,由此形成凸点340。此外,也可参见图4所示的立体图,通过对基板或功能元件420的表面进行切割,从而形成多条交叉的凹槽450,由此形成凸点440。应当理解的是,对凸点340的加工工艺可以有多种选择,附图中所示的凹槽的形状和方向仅仅只是示例性的,凸点的几何形状可根据具体应用的情况进行优化,例如,可以根据需要切割多种不同形状的凹槽或凹陷来达到形成各种不同形状的凸点340的目的,例如,附图3A-3B中形成的是长方体形的凸点,长方体形的凸点有利于吸附更多的导电胶或焊膏,从而能够增加导电稳定性和元件的可靠性。此外,也可以根据需要形成圆柱形、正方体形或者棱柱体形等各种形状的凸点等等。另外,凸点的高度也可以根据需要通过控制切割凹槽或者凹陷的深度来得到。上述切割可以是例如机械切割或者激光切割。例如,通过机械划片机或者激光切割机来实施。此外,凹槽或者凹陷也可以通过化学蚀刻的方式来形成。
上述凸点是通过在既有的基板或功能元件320的水平面上通过形成凹槽或者凹陷的方式加工而成,因此,所有凸点在例如机械切割或激光切割之后仍旧能保持共面,从而能够消除了现有技术中的凸点高度不一而导致的芯片与基板之间的不能连接或者不能可靠连接的问题。一般来说,既有的基板或功能元件的表面基本是水平或者平坦的。在一种实施方式中,可以在加工凸点之前,确定基板或功能元件320的表面是否是水平或者平坦的,如果不是,那么可以将其表面加工为水平或者平坦的,然后再进行凸点的加工,从而能确保形成的凸点具有更高水平的共面程度。
而且,由于凸点340是通过在既有的基板或功能元件320的水平面上通过去除一部分材料(例如形成凹槽或者凹陷)的方式加工而成的,因此,凸点340属于基板或者功能元件320的一部分,或者说凸点340与基板或功能元件320是一体的。因此,本发明的方法能够方便迅速地在基板或功能元件上形成凸点,从而大大降低了加工成本,并且方式多样,适用于大规模生产。而且,与现有技术中需要另外使用金等贵重金属材料的凸点相比,由于凸点是基板或功能元件本身的一部分,因而不需要增加额外的其它材料,因此,能够大大降低产品的成本。
在一种示例性的实施方式中,凸点340是通过导电胶或者焊膏330与芯片310连接的。如图3B所示,通过将导电胶或焊膏330覆盖凸点340的一部分,然后使凸点340与芯片310接触,待导电胶或焊膏330固化之后,即使得凸点340与芯片310粘接在一起,形成电连接,从而得到倒装芯片组件300。在另一种实施方式中,也可以通过焊接的方式将凸点340焊接到芯片310上以形成倒装芯片组件300。
通过本发明的封装方法形成的倒装芯片组件(例如图3B所示)包括320基板或功能元件和芯片310,该基板或功能元件320包括凸点340,该凸点340与所述芯片310连接。如上所述,在一种示例性的实施方式中,凸点340可通过导电胶或者焊膏330与芯片310连接。当然也可以有其它连接方式,例如,在另一种实施方式中,也可以通过焊接的方式将凸点340焊接到芯片310上以形成倒装芯片组件300。
如上所述,在一种实施方式中,340凸点与基板或功能元件320是一体的。如上所述,可以通过去除所述基板或功能元件320表面上的一部分材料来形成凸点340。
上面结合附图对本发明优选的具体实施方式和实施例作了详细的说明,但是本发明并不限于上述实施方式和实施例,在本领域技术人员所具备的知识范围内,还可以在不脱离本发明构思的前提下做出各种变化。

Claims (11)

1.一种倒装芯片组件的封装方法,所述倒装芯片组件包括芯片和基板,其特征在于,该方法包括如下步骤:
(a)在所述基板上形成凸点;以及
(b)将所述凸点与所述芯片连接以形成所述倒装芯片组件。
2.根据权利要求1所述的方法,其特征在于,在所述步骤(a)之前确定所述基板表面是水平的。
3.根据权利要求1或2所述的方法,所述步骤(a)所述的在所述基板上形成凸点包括:通过去除基板的一部分材料在基板表面上形成所述凸点。
4.根据权利要求3所述的方法,其特征在于,通过机械切割、激光切割或者化学蚀刻的方式去除所述基板的一部分材料以在基板表面上形成所述凸点。
5.根据权利要求1-4中任一项所述的方法,其特征在于,所述凸点通过导电胶与所述芯片连接。
6.一种使用权利要求1-5中任一项所述的封装方法所获得的倒装芯片组件。
7.一种倒装芯片组件,其包括芯片,其特征在于,该倒装芯片组件还包括基板,该基板包括凸点,所述凸点与所述芯片连接。
8.根据权利要求7所述的倒装芯片组件,其特征在于,所述凸点与所述基板是一体的。
9.根据权利要求7或8所述的倒装芯片组件,其特征在于,所述凸点通过去除所述基板表面上的一部分材料而形成。
10.根据权利要求7-9中任一项所述的倒装芯片组件,其特征在于,所述凸点通过导电胶与所述芯片连接。
11.根据权利要求7-10中任一项所述的倒装芯片组件,其特征在于,所述凸点的形状为圆柱体、长方体、正方体或棱柱体。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274942A (zh) * 2022-08-02 2022-11-01 厦门大学 一种微型倒装芯片的转移方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2653841Y (zh) * 2003-06-12 2004-11-03 威盛电子股份有限公司 倒装芯片封装载板
CN1851915A (zh) * 2006-04-12 2006-10-25 江苏长电科技股份有限公司 集成电路或分立器件平面凸点式封装基板及其制作方法
CN101131982A (zh) * 2007-09-13 2008-02-27 江苏长电科技股份有限公司 半导体器件无脚封装结构及其封装工艺
CN101685808A (zh) * 2008-09-24 2010-03-31 何昆耀 散热封装结构以及封装方法
CN102543907A (zh) * 2011-12-31 2012-07-04 北京工业大学 一种热增强型四边扁平无引脚倒装芯片封装及制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2653841Y (zh) * 2003-06-12 2004-11-03 威盛电子股份有限公司 倒装芯片封装载板
CN1851915A (zh) * 2006-04-12 2006-10-25 江苏长电科技股份有限公司 集成电路或分立器件平面凸点式封装基板及其制作方法
CN101131982A (zh) * 2007-09-13 2008-02-27 江苏长电科技股份有限公司 半导体器件无脚封装结构及其封装工艺
CN101685808A (zh) * 2008-09-24 2010-03-31 何昆耀 散热封装结构以及封装方法
CN102543907A (zh) * 2011-12-31 2012-07-04 北京工业大学 一种热增强型四边扁平无引脚倒装芯片封装及制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115274942A (zh) * 2022-08-02 2022-11-01 厦门大学 一种微型倒装芯片的转移方法

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