CN110648899A - 通过原子层沉积工艺沉积氮化硅的方法及半导体晶圆 - Google Patents
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Abstract
本申请公开了一种通过原子层沉积工艺沉积氮化硅的方法及半导体晶圆。该方法包括:提供一衬底;将衬底固定在半导体炉管的晶舟上;通过原子层沉积工艺在衬底上沉积氮化硅,在衬底上形成氮化硅薄膜,在原子层沉积工艺中,通过增加反应气体的载流气体流量降低衬底外侧的氮化硅薄膜的厚度与衬底内侧的氮化硅薄膜厚度的差值,以提高氮化硅薄膜的厚度均一性。本申请通过在原子层沉积工艺沉积氮化硅的过程中增加反应气体的载流气体流量,增加了反应气体在炉管反应腔内的流速,从而减小了氮化硅在衬底外侧的淀积速度,降低了生成的氮化硅薄膜在衬底外侧与衬底内侧的厚度差值,从而提高了氮化硅薄膜的均一性。
Description
技术领域
本申请涉及半导体制造技术领域,具体涉及一种通过原子层沉积工艺沉积氮化硅的方法及半导体晶圆。
背景技术
随着半导体芯片的集成度增加,半导体器件的尺寸不断缩小,集成电路的线宽越来越窄,对半导体制造工艺的精度不断提出更高的要求。
半导体晶圆的片内均一性(Uniformity)是衡量半导体工艺精度的重要指标,均一性的值越低,均一性(或者平整度)就越高。在半导体制造过程中,每道工序的均一性对下一道工序的刻蚀工艺,或者研磨工艺的影响较大,从而对半导体产品的成品率造成影响,因此需要在制造过程中对晶圆的片内均一性进行有效控制。
氮化硅(SiN)是半导体器件中通常作为缓冲层或者隔离层的材料,通常氮化硅薄膜是将晶圆安装在半导体炉管的晶舟上,通过原子层沉积(Atomic Layer Deposition,ALD)工艺形成。
相关技术中,可通过以下方式提高氮化硅薄膜的均一性:(1)提高晶圆在晶舟上的水平度;(2)使多个晶舟绕同心圆旋转;(3)调整晶圆在晶舟上的位置。
然而,使用上述方法形成的氮化硅薄膜依然存在均一性较差的问题,如图1所示,通常生成得到的氮化硅薄膜的厚度在晶圆100的外部区域110比晶圆100的内部区域120要小。
发明内容
本申请提供了一种通过原子层沉积工艺沉积氮化硅的方法及半导体晶圆,可以解决相关技术中提供的氮化硅沉积方法的均一性较差的问题。
一方面,本申请实施例提供了一种通过原子层沉积工艺沉积氮化硅的方法,包括:
提供一衬底;
将所述衬底固定在半导体炉管的晶舟上;
通过原子层沉积工艺在所述衬底上沉积氮化硅,在所述衬底上形成氮化硅薄膜;
其中,在所述原子层沉积工艺中,通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,以提高所述氮化硅薄膜的厚度均一性。
可选的,在通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,包括:
通过将所述反应气体的流量增加至4升以上降低所述差值。
可选的,所述通过原子层沉积工艺在所述衬底上沉积氮化硅的过程中,使所述晶舟绕所述衬底的中心旋转。
可选的,所述反应气体包括氨气,或者,氨气和二氯硅烷。
可选的,所述载流气体包括氮气。
可选的,所述厚度均一性的均值低于1%。
一方面,本申请提供了一种半导体晶圆,包括:
衬底;
形成于所述衬底上的氮化硅薄膜;
其中,所述氮化硅薄膜是将所述衬底固定在半导体炉管的晶舟上后,通过原子层沉积工艺在所述衬底上沉积氮化硅形成的,在所述原子层沉积工艺中,通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,以提高所述氮化硅薄膜的厚度均一性。
可选的,通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,包括:
通过将所述反应气体的流量增加至4升以上降低所述差值。
可选的,在通过原子层沉积工艺在所述衬底上沉积氮化硅的过程中,使所述晶舟绕所述衬底的中心旋转。
可选的,所述反应气体包括氨气,或者,氨气和二氯硅烷。
可选的,所述载流气体包括氮气。
可选的,所述厚度均一性的均值低于1%。
本申请技术方案,至少包括如下优点:
通过在原子层沉积工艺沉积氮化硅的过程中增加反应气体的载流气体流量,增加了反应气体在炉管反应腔内的流速,从而减小了氮化硅在衬底外侧的淀积速度,降低了生成的氮化硅薄膜在衬底外侧与衬底内侧的厚度差值,从而提高了氮化硅薄膜的均一性。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是半导体晶圆的示意图;
图2是本申请一个示例性实施例提供的通过原子层沉积工艺沉积氮化硅的方法的流程图;
图3是本申请一个示例性实施例提供的通过原子层沉积工艺沉积氮化硅的方法的效果图;
图4是半导体炉管的结构示意图;
图5是半导体炉管的结构示意图;
图6是本申请一个示例性实施例提供的半导体晶圆的剖面图。
具体实施方式
下面将结合附图,对本发明中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本发明保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例1:
图2是本申请一个示例性实施例提供的通过原子层沉积工艺沉积氮化硅的方法的流程图。如图2所示,该方法包括:
步骤201,提供一衬底。
步骤202,将衬底固定在半导体炉管的晶舟上。
步骤203,通过原子层沉积工艺在衬底上沉积氮化硅,在衬底上形成氮化硅薄膜,在原子层沉积工艺中,通过增加反应气体的载流气体流量降低衬底外侧的氮化硅薄膜的厚度与衬底内侧的氮化硅薄膜厚度的差值,以提高氮化硅薄膜的厚度均一性。
综上所述,本实施例中,通过在原子层沉积工艺沉积氮化硅的过程中增加反应气体的载流气体流量,增加了反应气体在炉管反应腔内的流速,从而减小了氮化硅在衬底外侧的淀积速度,降低了生成的氮化硅薄膜在衬底外侧与衬底内侧的厚度差值,从而提高了氮化硅薄膜的均一性。
实施例2:
请参考实施例1,实施例2和实施例1的区别在于:在步骤203中,“通过增加反应气体的载流气体流量降低衬底外侧的氮化硅薄膜的厚度与衬底内侧的氮化硅薄膜厚度的差值”包括:通过将反应气体的流量增加至4升以上降低该差值。优选的,反应气体的流量为5升。
实施例3:
请参考实施例1和实施例2,实施例3和实施例1、实施例2的区别在于:在步骤203中,通过原子层沉积工艺在衬底上沉积氮化硅的过程中,使晶舟绕衬底的中心旋转。
本实施例中,通过使晶舟绕衬底的中心旋转,能够使氮化硅在衬底上更为均匀的生长,进一步提高了氮化硅薄膜的均一性。
实施例4:
请参考实施例1至实施例3,实施例4和上述实施例的区别在于:反应气体包括氨气(NH3),或者,氨气和二氯硅烷(Dichlorosilane,DCS)。
实施例5:
请参考实施例1至实施例4,实施例5和上述实施例的区别在于:载流气体包括氮气(N2)。
实施例6:
请参考实施例1至实施例5,实施例6和上述实施例的区别在于:在步骤203中,“通过增加反应气体的载流气体流量降低衬底外侧的氮化硅薄膜的厚度与衬底内侧的氮化硅薄膜厚度的差值,以提高氮化硅薄膜的厚度均一性”所达到的效果为:氮化硅薄膜的厚度均一性的均值低于1%。该均值可以是对衬底上不同区域的氮化硅薄膜的厚度取样得到。
图3示出了本申请一个示例性实施例提供的通过原子层沉积工艺沉积氮化硅的方法的效果图。如图3所示,该效果图中的纵轴为均一性的值,横轴对应的是沿晶圆直径反向的不同的部位(包括顶部区域(Top),上部区域(Central Top,C-Top)、中心区域(Central)、下部区域(Central Bottom,C-BTM)以及底部区域(Bottom,BTM)),菱形的点表示为没有采用本申请实施例的方法,通过原子层沉积工艺沉积氮化硅得到的晶圆的均一性,方形的点表示采用本申请实施例提供的方法,通过原子层沉积工艺沉积氮化硅得到的晶圆的均一性。不难看出,采用本申请实施例提供的方法,通过原子层沉积工艺沉积氮化硅得到的晶圆的均一性较好,顶部区域的均一性的值由0.98%下降至0.63%,上部区域的均一性的值由1.08%下降至0.86%,中心区域的均一性的值由0.96%下降至0.68%,下部区域的均一性的值由0.50%下降至0.42%,底部区域的均一性的值由0.50%下降至0.14%。
半导体炉管:
图4示出了半导体炉管的俯视截面图;图5示出了半导体炉管的正视截面图。参考图4和图5,上述实施例中的衬底可固定在半导体炉管400的晶舟410上,反应气体和载流气体通过入口进入半导体炉管400,从出口排出,由于反应气体和载流气体都从半导体炉管400的同一入口进入,故可以通过增加载流气体的流量,从而提高了反应气体的流速。
实施例7:
图6示出了本申请一个示例性实施例提供的半导体晶圆的剖面图,该半导体晶圆可通过上述实施例制造。如图6所示,本实施例中提供的半导体晶圆600包括:衬底610,以及形成于衬底610上的氮化硅薄膜620。
其中,该氮化硅薄膜是将衬底610固定在半导体炉管的晶舟上后,通过原子层沉积工艺在衬底610上沉积氮化硅形成的,在原子层沉积工艺中,通过增加反应气体的载流气体流量降低衬底610外侧的氮化硅薄膜的厚度与衬底620内侧的氮化硅薄膜厚度的差值,以提高氮化硅薄膜620的厚度均一性。
示例性的,如图6所示,衬底610外侧的氮化硅薄膜620的厚度T1和衬底610内侧的氮化硅薄膜620的厚度T2的差值较小,氮化硅薄膜620的厚度均一性较好。
示例性的,本实施例中,衬底610可以是硅(Si)衬底,也可以是硅锗(SiGe)衬底,也可以是其它半导体衬底,也可以是制备成型的半导体器件的晶圆。
请参考实施例1,实施例2和实施例1的区别在于:在步骤203中,“通过增加反应气体的载流气体流量降低衬底外侧的氮化硅薄膜的厚度与衬底内侧的氮化硅薄膜厚度的差值”包括:通过将反应气体的流量增加至4升以上降低该差值。优选的,反应气体的流量为5升。
实施例8:
请参考实施例7,实施例8和实施例7的区别在于:氮化硅薄膜厚度的差值是通过将反应气体的流量增加至4升以上降低的。优选的,反应气体的流量为5升。
实施例9:
请参考实施例7和实施例8,实施例9和实施例7、实施例8的区别在于:通过原子层沉积工艺在衬底上沉积氮化硅的过程中,晶舟绕衬底610的中心旋转。
本实施例中,通过使晶舟绕衬底的中心旋转,能够使氮化硅在衬底上更为均匀的生长,进一步提高了氮化硅薄膜的均一性。
实施例10:
请参考实施例7至实施例9,实施例10和上述实施例的区别在于:反应气体包括氨气,或者,氨气和二氯硅烷。
实施例11:
请参考实施例7至实施例10,实施例11和上述实施例的区别在于:载流气体包括氮气。
实施例12:
请参考实施例7至实施例11,实施例12和上述实施例的区别在于:氮化硅薄膜620的厚度均一性的均值低于1%。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (12)
1.一种通过原子层沉积工艺沉积氮化硅的方法,其特征在于,包括:
提供一衬底;
将所述衬底固定在半导体炉管的晶舟上;
通过原子层沉积工艺在所述衬底上沉积氮化硅,在所述衬底上形成氮化硅薄膜;
其中,在所述原子层沉积工艺中,通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,以提高所述氮化硅薄膜的厚度均一性。
2.根据权利要求1所述的方法,其特征在于,在通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,包括:
通过将所述反应气体的流量增加至4升以上降低所述差值。
3.根据权利要求2所述的方法,其特征在于,所述通过原子层沉积工艺在所述衬底上沉积氮化硅的过程中,使所述晶舟绕所述衬底的中心旋转。
4.根据权利要求1至3任一所述的方法,其特征在于,所述反应气体包括氨气,或者,氨气和二氯硅烷。
5.根据权利要求1至3任一所述的方法,其特征在于,所述载流气体包括氮气。
6.根据权利要求1至3任一所述的方法,其特征在于,所述厚度均一性的均值低于1%。
7.一种半导体晶圆,其特征在于,包括:
衬底;
形成于所述衬底上的氮化硅薄膜;
其中,所述氮化硅薄膜是将所述衬底固定在半导体炉管的晶舟上后,通过原子层沉积工艺在所述衬底上沉积氮化硅形成的,在所述原子层沉积工艺中,通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,以提高所述氮化硅薄膜的厚度均一性。
8.根据权利要求7所述的半导体晶圆,其特征在于,通过增加反应气体的载流气体流量降低所述衬底外侧的氮化硅薄膜的厚度与所述衬底内侧的氮化硅薄膜厚度的差值,包括:
通过将所述反应气体的流量增加至4升以上降低所述差值。
9.根据权利要求8所述的半导体晶圆,其特征在于,在通过原子层沉积工艺在所述衬底上沉积氮化硅的过程中,使所述晶舟绕所述衬底的中心旋转。
10.根据权利要求7至9任一所述的半导体晶圆,其特征在于,所述反应气体包括氨气,或者,氨气和二氯硅烷。
11.根据权利要求7至9任一所述的半导体晶圆,其特征在于,所述载流气体包括氮气。
12.根据权利要求7至9任一所述的半导体晶圆,其特征在于,所述厚度均一性的均值低于1%。
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---|---|
CN (1) | CN110648899A (zh) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112921305A (zh) * | 2021-01-22 | 2021-06-08 | 上海华虹宏力半导体制造有限公司 | 提高薄膜厚度均匀性的方法 |
CN112985330A (zh) * | 2021-02-07 | 2021-06-18 | 西安交通大学 | 一种用于在线仪器校准的晶圆级膜厚标准片的制备方法 |
CN115572956A (zh) * | 2022-10-14 | 2023-01-06 | 华虹半导体(无锡)有限公司 | 调控晶圆原子层化学沉积薄膜厚度均匀性的方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61224315A (ja) * | 1985-03-29 | 1986-10-06 | Hitachi Ltd | 半導体のエピタキシヤル成長方法 |
US20050266696A1 (en) * | 2004-05-27 | 2005-12-01 | Ching-Tang Wang | [method of forming a silicon nitride layer] |
CN102543692A (zh) * | 2010-12-28 | 2012-07-04 | 尔必达存储器株式会社 | 用于形成氮化物膜的方法 |
CN108624867A (zh) * | 2018-05-11 | 2018-10-09 | 睿力集成电路有限公司 | 改善原子层沉积膜厚均匀度的方法和用于承载晶圆的晶舟 |
CN109023309A (zh) * | 2018-08-14 | 2018-12-18 | 德淮半导体有限公司 | 薄膜沉积方法及炉管装置 |
CN208829761U (zh) * | 2018-09-12 | 2019-05-07 | 长鑫存储技术有限公司 | 一种沉积炉管 |
-
2019
- 2019-09-06 CN CN201910842508.9A patent/CN110648899A/zh active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61224315A (ja) * | 1985-03-29 | 1986-10-06 | Hitachi Ltd | 半導体のエピタキシヤル成長方法 |
US20050266696A1 (en) * | 2004-05-27 | 2005-12-01 | Ching-Tang Wang | [method of forming a silicon nitride layer] |
CN102543692A (zh) * | 2010-12-28 | 2012-07-04 | 尔必达存储器株式会社 | 用于形成氮化物膜的方法 |
CN108624867A (zh) * | 2018-05-11 | 2018-10-09 | 睿力集成电路有限公司 | 改善原子层沉积膜厚均匀度的方法和用于承载晶圆的晶舟 |
CN109023309A (zh) * | 2018-08-14 | 2018-12-18 | 德淮半导体有限公司 | 薄膜沉积方法及炉管装置 |
CN208829761U (zh) * | 2018-09-12 | 2019-05-07 | 长鑫存储技术有限公司 | 一种沉积炉管 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112921305A (zh) * | 2021-01-22 | 2021-06-08 | 上海华虹宏力半导体制造有限公司 | 提高薄膜厚度均匀性的方法 |
CN112985330A (zh) * | 2021-02-07 | 2021-06-18 | 西安交通大学 | 一种用于在线仪器校准的晶圆级膜厚标准片的制备方法 |
CN115572956A (zh) * | 2022-10-14 | 2023-01-06 | 华虹半导体(无锡)有限公司 | 调控晶圆原子层化学沉积薄膜厚度均匀性的方法 |
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Legal Events
Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20200103 |