CN110632970B - 快瞬态响应ldo及其电路 - Google Patents

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Abstract

本发明公开了一种快瞬态响应LDO及其电路，该电路包含一个快通路和一个慢通路，快通路由负载晶体管、第七晶体管以及第六晶体管组成。慢通路由负载晶体管、第一晶体管、第五晶体管以及第七晶体管组成。快通路用来增大环路带宽，慢通路用来增加DC精度。电路中的第二电容和第三电容能够感知负载变化，通过电容耦合的方式相应的增大或减小流过第十四晶体管和第三晶体管的电流，通过增加对负载晶体管栅极电容充放电速度从而加快环路响应速度，减小输出电压的过冲值。

Description

快瞬态响应LDO及其电路
技术领域
本发明是关于电路设计领域，特别是关于一种快瞬态响应LDO及其电路。
背景技术
低压差线性稳压器(LDO)作为一种常用的电源管理芯片，具有结构简单、低成本、低噪声、低功耗以及外围电路简单等优点，广泛应用于医疗，计算机，工业基础设备及便携式产品等众多领域中。传统带片外电容结构的LDO需要在芯片外挂一个微法量级的大电容，一方面可以很容易的使输出极点成为主极点，便于频率补偿；另一方面，尽管外挂大电容会减小环路带宽，但当LDO负载快速变化时，在电路响应负载变化之前靠给电容充放电能起到稳定输出的作用，同理，带片外电容LDO还具有良好的电源抑制特性。但因为外接电容较大且需要特定范围的等效串联电阻的电阻值，同时占用芯片额外管脚以及较大的印刷电路板面积，不利于芯片集成而限制了其应用。
近年来，不带片外电容的LDO越来越受到青睐，其设计难点主要在于稳定性和瞬态响应速度，没有片外大电容的情况下需要通过内部极点补偿来改善稳定性，这无疑会增加电路的复杂度和设计难度，往往会以牺牲功耗和精度为代价。另外，当负载电流发生突变时，受限于环路响应速度，其输出电压会产生很大的过冲。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明的目的在于提供一种快瞬态响应LDO及其电路，其能够提高环路响应的速度、负载变化时减少输出电压的过冲。
为实现上述目的，本发明提供了一种快瞬态响应LDO电路，其包括：：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、负载晶体管、第一电阻、第二电阻、第一电容、第二电容、第三电容、电流源。
第一电阻的一端与所述第一晶体管的源极相连；第二晶体管的源极与所述第一电阻的另一端相连，所述第二晶体管的栅极与所述第二晶体管的漏极相连；第三晶体管的栅极与所述第二晶体管的栅极相连，所述第三晶体管的源极与所述第二晶体管的源极相连，所述第三晶体管的漏极与所述第一晶体管的栅极相连；第二电阻的一端与所述第三晶体管的源极以及输入电压均相连；第四晶体管的源极与所述第二电阻的另一端相连，所述第四晶体管的栅极与所述第三晶体管的漏极以及所述第四晶体管的漏极均相连；负载晶体管的源极与所述输入电压相连，所述负载晶体管的栅极与所述第四晶体管的漏极相连；第五晶体管的源极与控制电压相连，所述第五晶体管的漏极与所述第一晶体管的漏极相连，所述第五晶体管的栅极与所述第五晶体管的漏极相连；第六晶体管的栅极与所述第五晶体管的源极相连，所述第六晶体管的漏极与所述第三晶体的漏极相连；第七晶体管的源极与所述负载晶体管的漏极相连，所述第七晶体管的栅极与所述第五晶体管的栅极相连，所述第七晶体管的漏极与所述第六晶体管的源极相连；第八晶体管的源极与所述第五晶体管的漏极相连，所述第八晶体管的栅极与第一偏置电压相连；第九晶体管的漏极与所述第八晶体管的源极相连，所述第九晶体管的栅极与第二偏置电压相连；第一电容的一端与所述第五晶体管的栅极相连，所述第一电容的另一端与所述第九晶体管的源极相连；第十晶体管的源极与所述第九晶体管的漏极相连，所述第十晶体管的漏极与所述第二晶体管的漏极相连；第二电容的一端与所述第十晶体管的栅极相连，所述第二电容的另一端与所述负载晶体管的漏极相连；第十一晶体管的源极与所述第十晶体管的源极相连，所述第十一晶体管的栅极与所述第十晶体管的栅极相连；电流源的输出端与所述第十一晶体管的漏极以及所述第十一晶体管的栅极均相连；第十二晶体管的漏极与所述第六晶体管的源极以及所述第七晶体管的漏极均相连，所述第十二晶体管的栅极与第三偏置电压相连；第十三晶体管的漏极与所述第十二晶体管的源极相连，所述第十三晶体管的源极与所述第十一晶体管的源极相连，所述第十三晶体管的栅极与第四偏置电压相连；第三电容的一端与所述负载晶体管的漏极相连；第十四晶体管的漏极与所述第十二晶体管的漏极以及所述第七晶体管的漏极均相连，所述第十四晶体管的源极与所述第三电容的另一端相连，所述第十四晶体管的栅极与第五偏置电压相连；第十五晶体管的漏极与所述第十四晶体管的漏极相连，所述第十五晶体管的源极与所述第十三晶体管的源极相连，所述第十五晶体管的栅极与第六偏置电压相连。
在本发明的一实施方式中，所述第五晶体管和所述第六晶体管是一对镜像关系的电流镜，所述第五晶体管和所述第六晶体管的宽长比的比与所述第五晶体管和所述第六晶体管的电流比相等。
在本发明的一实施方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第七晶体管以及所述负载晶体管均为PMOS管，所述第六晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管、所述第十四晶体管以及所述第十五晶体管均为NMOS管。
与现有技术相比，根据本发明的快瞬态响应LDO电路包含一个快通路(负载晶体管、第七晶体管以及第六晶体管组成)和一个慢通路(负载晶体管、第一晶体管、第五晶体管以及第七晶体管组成)，快通路用来增大环路带宽，慢通路用来增加DC精度。第二电容和第三电容能够感知负载变化，通过电容耦合的方式相应的增大或减小流过第十四晶体管和第三晶体管的电流，通过增加对负载晶体管栅极电容充放电速度从而加快环路响应速度，减小输出电压的过冲值。第一电容和第五晶体管构成RC滤波，进一步减小慢通路对快通路稳定性的影响。因此，本发明的快瞬态响应LDO电路实现大带宽的同时保证了DC精度，改善了负载调整率，减小了工艺、电压和温度对输出电压的影响。
附图说明
图1是根据本发明一实施方式的快瞬态响应LDO电路。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
如图1所示，在一实施方式中，该快瞬态响应LDO电路10包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、负载晶体管Mpass、第一电阻R1、第二电阻R2、第一电容C1、第二电容C2、第三电容C3、电流源I。
第一电阻R1的一端与第一晶体管M1的源极相连；第二晶体管M2的源极与第一电阻R1的另一端相连，第二晶体管M2的栅极与第二晶体管M2的漏极相连；第三晶体管M3的栅极与第二晶体管M2的栅极相连，第三晶体管M3的源极与第二晶体管M2的源极相连，第三晶体管M3的漏极与第一晶体管M1的栅极相连；第二电阻R2的一端与第三晶体管M3的源极以及输入电压均相连；第四晶体管M4的源极与第二电阻R2的另一端相连，第四晶体管M4的栅极与第三晶体管M3的漏极以及第四晶体管M4的漏极均相连；负载晶体管Mpass的源极与输入电压VIN相连，负载晶体管Mpass的栅极与第四晶体管M4的漏极相连；第五晶体管M5的源极与控制电压Vctrl相连，第五晶体管M5的漏极与第一晶体管M1的漏极相连，第五晶体管M5的栅极与第五晶体管M5的漏极相连；第六晶体管M6的栅极与第五晶体管M5的源极相连，第六晶体管M6的漏极与第三晶体的漏极相连；第七晶体管M7的源极与负载晶体管Mpass的漏极相连，第七晶体管M7的栅极与第五晶体管M5的栅极相连，第七晶体管M7的漏极与第六晶体管M6的源极相连；第八晶体管M8的源极与第五晶体管M5的漏极相连，第八晶体管M8的栅极与第一偏置电压Vbn1相连；第九晶体管M9的漏极与第八晶体管M8的源极相连，第九晶体管M9的栅极与第二偏置电压Vbn2相连；第一电容C1的一端与第五晶体管M5的栅极相连，第一电容C1的另一端与第九晶体管M9的源极相连；第十晶体管M10的源极与第九晶体管M9的漏极相连，第十晶体管M10的漏极与第二晶体管M2的漏极相连；第二电容C2的一端与第十晶体管M10的栅极相连，第二电容C2的另一端与负载晶体管Mpass的漏极相连；第十一晶体管M11的源极与第十晶体管M10的源极相连，第十一晶体管M11的栅极与第十晶体管M10的栅极相连；电流源I的输出端与第十一晶体管M11的漏极以及第十一晶体管M11的栅极均相连；第十二晶体管M12的漏极与第六晶体管M6的源极以及第七晶体管M7的漏极均相连，第十二晶体管M12的栅极与第三偏置电压Vbn3相连；第十三晶体管M13的漏极与第十二晶体管M12的源极相连，第十三晶体管M13的源极与第十一晶体管M11的源极相连，第十三晶体管M13的栅极与第四偏置电压Vbn4相连；第三电容M3的一端与负载晶体管Mpass的漏极相连；第十四晶体管M14的漏极与第十二晶体管M12的漏极以及第七晶体管M7的漏极均相连，第十四晶体管M14的源极与第三电容M3的另一端相连，第十四晶体管M14的栅极与第五偏置电压Vbn5相连；第十五晶体管M15的漏极与第十四晶体管M14的漏极相连，第十五晶体管M15的源极与第十三晶体管M13的源极相连，第十五晶体管M15的栅极与第六偏置电压Vbn6相连。
在本实施方式中，控制电压Vctrl由带隙基准电路11和控制电压产生器12所产生。各个偏置电压由带隙基准电路11所产生。第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7以及负载晶体管Mpass均为PMOS管，第六晶体管M6、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第十五晶体管M15均为NMOS管。
具体而言，该快瞬态响应LDO电路中，包含一个快通路，由晶体管Mpass、M7、M6组成，还包括一个慢通路，由Mpass、M1、M5和M7组成，快通路的作用是为了增大环路带宽，慢通路用来增加DC精度。通过快通路和慢通路的设计改善了负载调整率，减小了工艺、电压和温度对输出电压VLDO的影响。晶体管M3、M8、M9、M12、M13、M14、M15作为电流源为电路提供偏置电流。电容C2和C3能够感知负载变化，通过电容耦合的方式相应的增大或减小流过M14和M3管的电流，通过增加对负载晶体管Mpass栅极电容充放电速度来减小输出电压的过冲值。电容C1和二极管连接形式的M5构成RC滤波，进一步减小慢通路对快通路稳定性的影响。
快通路中共包含三个极点，VA、VG和输出极点VLDO，VA是一个高频节点，VG由于连接了一个二极管形式的M4使该节点成为了一个低阻节点，而VG节点的电容主要来自于晶体管Mpass的栅电容，远远小于输出极点VLDO的负载电容，因此输出极点VLDO成为主极点而VG为次主极点。在VG极点连接二极管形式的M4的另一个作用是降低快通路的环路增益，因为即使输出极点是主极点，由于晶体管M7源端看进去的阻抗约为1/gm，该极点仍然处在一个较高的频率，主次极点位置间隔不是很远，降低环路增益有助于改善相位裕度。快通路的-3dB带宽和增益带宽积GBW较大是环路实现快速响应的关键，电路结构中VG与VA之间连接的是一个NMOS(晶体管M6)，VG与VA之间的电压差只需大于一个过驱动电压即可。这样可以降低VA节点对负载电流和电源电压的敏感程度，因此该电路能够适用于宽电源电压范围应用。
当负载电流增大或减小时，电容C2和C3能够感知负载变化，通过RC耦合的方式相应的增大给Mpass管栅极电容充放电的摆率。栅电容放电的摆率电流由M3的电流In1与In4之差来提供，充电的摆率电流由In3(In3＝In2)提供。当负载电流增大导致输出电压产生向下的过冲时，经电容C3耦合后给M14管叠加了一个瞬态增大的电流，经电容C2耦合后晶体管M3提供的电流有一个瞬态的减小，此时放电的摆率电流等于In1-In4+ΔIM14+ΔIM3；同理，当负载电流减小导致输出电压产生向上的过冲时，经电容耦合后充电的摆率电流为In3+ΔIM14+ΔIM3。其中，In1为晶体管M15的电流，In3为晶体管M3的电流，In4为电阻R2的电流，ΔIM14为负载电流变化时晶体管M14的电流变化值。ΔIM3为负载电流变化时晶体管M3的电流变化值。
在本实施方式中，M5与M7是一对镜像关系的电流镜，两个晶体管的宽长比之比与电流比相等，输出电压VLDO与VCTRL的值相等，M4构成的二极管占用了一部分In1电流，流过M7的电流不再是一个恒定值，如果直接将VCTRL给到M7的栅极，则该LDO输出电压的负载调整率很差，因此将M4的镜像电流M1与电流In2求和后的电流给M5，与M7的电流仍然成比例，R2与R3的作用是降低二极管电阻对电压的敏感度。
综上所述，根据本实施方式的快瞬态响应LDO电路包含一个快通路和一个慢通路，快通路用来增大环路带宽，慢通路用来增加DC精度。晶体管M3、M8、M9、M12、M13、M14、M15作为电流源为电路提供偏置电流。电容C2和C3能够感知负载变化，通过电容耦合的方式相应的增大或减小流过电流源M14和M3管的电流，通过增加对负载晶体管Mpass栅极电容充放电速度从而加快环路响应速度，减小输出电压的过冲值。电容C1和二极管连接的M5构成RC滤波，进一步减小慢通路对快通路稳定性的影响。并且在快通路中使用二极管连接形式的晶体管来降低晶体管的栅极节点阻抗，使输出极点成为主极点，增大了增益带宽积GBW，提高了电源抑制的频率范围。另外还采用NMOS管的源漏极来连接VA和VG节点，降低了VA节点对负载电流和电源电压的敏感程度，因此该电路能够适用于宽电源电压范围应用。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

Claims (7)

1.一种快瞬态响应LDO电路，其特征在于，包括：
第一晶体管；
第一电阻，其一端与所述第一晶体管的源极相连，所述第一电阻的另一端与输入电压相连；
第二电阻，其一端与所述输入电压相连；
第四晶体管，其源极与所述第二电阻的另一端相连，所述第四晶体管的栅极与所述第四晶体管的漏极以及所述第一晶体管的栅极均相连；
负载晶体管，其源极与所述输入电压相连，所述负载晶体管的栅极与所述第四晶体管的漏极相连，所述负载晶体管的漏极作为所述快瞬态响应LDO电路的电压输出端；
第五晶体管，其源极与控制电压相连，所述第五晶体管的漏极与所述第一晶体管的漏极相连，所述第五晶体管的栅极与所述第五晶体管的漏极相连；
第六晶体管，其栅极与所述第五晶体管的源极相连，所述第六晶体管的漏极与所述第四晶体管的栅极相连；
第七晶体管，其源极与所述负载晶体管的漏极相连，所述第七晶体管的栅极与所述第五晶体管的栅极相连，所述第七晶体管的漏极与所述第六晶体管的源极相连；
进一步地，所述快瞬态响应LDO电路还包括：
第二晶体管，其源极与所述第一电阻的所述另一端相连，其栅极与该第二晶体管的漏极相连；
第三晶体管，其栅极与所述第二晶体管的栅极相连，其源极与所述第二晶体管的源极以及所述第二电阻的一端均相连，其漏极与所述第一晶体管的栅极以及所述第六晶体管的漏极均相连；
第八晶体管，其漏极与所述第五晶体管的漏极相连，所述第八晶体管的栅极与第一偏置电压相连；
第九晶体管，其漏极与所述第八晶体管的源极相连，所述第九晶体管的栅极与第二偏置电压相连；
第十晶体管，其源极与所述第九晶体管的源极相连，所述第十晶体管的漏极与所述第二晶体管的漏极相连；
第二电容，其一端与所述第十晶体管的栅极相连，所述第二电容的另一端与所述负载晶体管的漏极相连；
第十一晶体管，其源极与所述第十晶体管的源极相连，所述第十一晶体管的栅极与所述第十晶体管的栅极相连；
电流源，其输出端与所述第十一晶体管的漏极以及所述第十一晶体管的栅极均相连；
第十二晶体管，其漏极与所述第六晶体管的源极以及所述第七晶体管的漏极均相连，所述第十二晶体管的栅极与第三偏置电压相连；
第十三晶体管，其漏极与所述第十二晶体管的源极相连，所述第十三晶体管的源极与所述第十一晶体管的源极相连，所述第十三晶体管的栅极与第四偏置电压相连；
第三电容，其一端与所述负载晶体管的漏极相连；
第十四晶体管，其漏极与所述第十二晶体管的漏极以及所述第七晶体管的漏极均相连，所述第十四晶体管的源极与所述第三电容的另一端相连，所述第十四晶体管的栅极与第五偏置电压相连；
第十五晶体管，其漏极与所述第十四晶体管的漏极相连，所述第十五晶体管的源极与所述第十三晶体管的源极相连，所述第十五晶体管的栅极与第六偏置电压相连。
2.如权利要求1所述的快瞬态响应LDO电路，其特征在于，所述快瞬态响应LDO电路还包括：
第一电容，其一端与所述第五晶体管的栅极相连，所述第一电容的另一端与所述第九晶体管的源极相连。
3.如权利要求1所述的快瞬态响应LDO电路，其特征在于，所述第五晶体管和所述第六晶体管是一对镜像关系的电流镜。
4.如权利要求1所述的快瞬态响应LDO电路，其特征在于，所述第五晶体管和所述第六晶体管的宽长比的比与所述第五晶体管和所述第六晶体管的电流比相等。
5.如权利要求1所述的快瞬态响应LDO电路，其特征在于，所述第六晶体管为NMOS管。
6.如权利要求1所述的快瞬态响应LDO电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第七晶体管以及所述负载晶体管均为PMOS管，所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管、所述第十三晶体管、所述第十四晶体管以及所述第十五晶体管均为NMOS管。
7.一种快瞬态响应LDO，其特征在于，包括如权利要求1～6任一所述的快瞬态响应LDO电路。
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