CN110622331A - 用于形成集成于集成电路器件中的薄膜电阻器的系统和方法 - Google Patents

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Abstract

本发明提供了一种在半导体集成电路器件中形成集成薄膜电阻器(TFR)的方法。在包括导电触点的集成电路(IC)结构上沉积第一电介质层，在第一电介质层上方沉积电阻膜(例如，包含SiCCr、SiCr、CrSiN、TaN、Ta2Si或TiN)，蚀刻电阻膜以限定电阻膜的尺寸，以及在电阻膜上方沉积第二电介质层，使得电阻膜夹在第一电介质层和第二电介质层之间。可以在第二电介质层上方沉积互连沟槽层，并且例如使用单个掩模来蚀刻互连沟槽层以限定暴露IC结构触点和电阻膜的表面的开口。可以用导电互连材料例如铜来填充开口以接触导电触点和电阻膜的暴露表面。

Description

用于形成集成于集成电路器件中的薄膜电阻器的系统和方法
相关专利申请
本申请要求2017年7月25日提交的美国临时专利申请号62/536,707的优先权，该申请的全部内容出于所有目的据此以引用方式并入本文。
技术领域
本公开涉及形成薄膜电阻器，例如，用于形成集成于半导体集成电路(IC)器件中的薄膜电阻器的系统和方法。
背景技术
许多集成电路(“IC”)器件包含薄膜电阻器(TFR)，这些薄膜电阻器提供优于其他类型的电阻器的各种优势。例如，TFR可以是高度准确的，并且可以进行微调以提供非常精确的电阻值。此外，TFR通常具有较低的电阻温度系数(TCR)，例如在用于将TCR“调整”为接近零的值的合适退火过程之后，这可以在很宽的操作温度范围内提供稳定的操作。另外，典型TFR具有较小的寄生部件，这提供有利的高频性能。
TFR可以包括在绝缘衬底上或绝缘衬底中形成的任何合适的电阻膜。一些常见的IC集成TFR材料包含SiCr、SiCCr、TaN和TiN，尽管可以使用任何其他合适的材料。薄膜电阻器的一个常见缺点是其制造通常需要附加的处理步骤。例如，通常需要多个掩模步骤以形成集成TFR。
发明内容
本发明的实施方案提供了一种用于在半导体集成电路(IC)器件中集成薄膜电阻器(TFR)的改进技术，该改进技术与常规技术相比可提供成本减小。例如，与需要至少两个掩模过程的常规方法相比，一些实施方案提供了用于使用单个光掩模过程来形成集成TFR的方法和系统。
所公开的TFR集成方案的一些实施方案通过允许调整蚀刻停止层以几乎同时匹配(例如，相邻存储器单元和/或其他IC部件的)TFR和导电触点上方的膜的清除来消除一个掩模过程。在一些实施方案中，TFR被夹在两个蚀刻停止膜(例如，SiN蚀刻停止膜)之间。可以独立地改变两个蚀刻停止膜的厚度以便将膜的集成调整到现有技术的要求。这使得TFR能够集成到各种IC技术中。
另外，在一些实施方案中，TFR形成在接触层和金属1互连层之间。例如，这允许TFR膜的高温退火而不受铜基互连件的限制。
一个实施方案提供了一种在半导体集成电路器件中形成集成TFR的方法，该方法包括：形成包括至少一个导电触点的集成电路结构；在集成电路结构上方形成第一电介质层；在第一电介质层上方形成电阻膜；在电阻膜上方形成第二电介质层，使得电阻膜布置在第一电介质层和第二电介质层之间；在第二电介质层上方形成互连沟槽层；执行至少一个蚀刻过程以限定开口，开口暴露(a)至少一个导电触点的至少一个表面和(b)电阻膜的至少一个表面两者；以及用导电互连材料至少部分地填充开口以接触至少一个导电触点和电阻膜的暴露表面。
另一个实施方案提供一种半导体器件，该半导体器件包括使用这种方法来制造的薄膜电阻器(TFR)。
附图说明
下文结合附图描述了本公开的示例性方面，其中：
图1至图7示出了根据示例性实施方案的在半导体集成电路(IC)器件中集成薄膜电阻器(TFR)的示例性方法。
具体实施方式
本发明的实施方案提供了一种用于在半导体集成电路(IC)器件中集成薄膜电阻器(TFR)的改进技术，该改进技术与常规技术相比可提供成本减小，例如，通过消除至少一个掩膜过程。在一些实施方案中，TFR被夹在两个蚀刻停止膜之间。可以单独选择两个蚀刻停止膜的厚度以将膜的集成调整到现有技术的要求，以使得能够将所公开的TFR集成到各种IC技术中。
图1至图7示出了根据示例性实施方案的在半导体集成电路(IC)器件中集成薄膜电阻器(TFR)的示例性方法。
图1示出了例如在IC器件的制造期间的示例性集成电路(IC)结构10。在该示例中，IC结构10包括在衬底16上方形成的晶体管结构12，该晶体管结构具有例如延伸通过在晶体管结构12上方形成的体绝缘区20的多个导电触点14。然而，IC结构10可以包括一个或多个任何其他IC器件或结构，例如一个或多个完整或部分的存储器单元或存储器单元结构。图1可以表示在形成导电触点14之后的IC制造过程以及结构10的顶部处的化学机械抛光(CMP)过程期间的状态。
如图2所示，可以在IC结构10上沉积第一薄电介质层30(例如，SiN层)，例如以保护触点14免受下面关于图3讨论的后续TFR蚀刻。然后可以在第一电介质层30上沉积薄电阻膜(TFR膜)32，例如SiCCr电阻器膜。
如图3所示，可以使用图案化掩模36对TFR膜32进行图案化和蚀刻(例如，使用湿法或干法蚀刻)以限定正在形成的TFR的横向尺寸。在所示的示例中，可以蚀刻最初在晶体管结构12的触点14上方横向地延伸的TFR膜32以减小TFR 32的宽度，使得所得的TFR不会在晶体管触点上方延伸。在TRF膜32的横向范围之外，第一薄电介质层30的最终厚度可以取决于TFR膜32的厚度和选择性地取决于到第一电介质层30的TFR蚀刻，该第一电介质层用作蚀刻停止层。
如图4所示，可以剥离光致抗蚀剂36，并且可以在TFR膜32上方沉积第二薄电介质层40(例如，第二SiN层)，以便随后用作互连蚀刻停止层(例如，金属1互连层)。因此，如图所示，TFR膜32可以夹在第一薄电介质层30和第二薄电介质层40之间，以便由此限定以50指示的TFR。
如图5所示，可以在第二薄电介质层40上方沉积互连(例如，金属1)沟槽氧化物层54。如图所示，TFR膜32可以在互连沟槽氧化物层54中产生小的向上凸起。
如图6所示，可以执行沟槽蚀刻过程以在互连沟槽氧化物层54中形成开口60，以便暴露存储器单元触点14的上表面62和TFR膜32的上表面和/或边缘表面64，从而限定金属1线以进行与触点14和TFR 50的电连接。第一薄电介质层30和第二薄电介质层40可以用作蚀刻停止层以控制在结构的不同位置处的蚀刻的速率和/或深度。在一些实施方案中，基于TFR蚀刻(如图3所示)和后续互连沟槽蚀刻(如图6所示)的要求，可以例如通过不同的厚度来优化已沉积的第一薄电介质层30和第二薄电介质层40的厚度。
如图7所示，然后可以将互连材料70(例如，铜)沉积到蚀刻的开口60中，以由此与暴露的触点14和TFR 50进行接触。
如上所述，可以基于TFR蚀刻过程和后续互连(金属1)沟槽蚀刻过程两者的要求，将TFR膜32(例如，SiCCr膜)上方和下方的电介质层30和40(例如，SiN膜)调整为不同厚度。例如，在一些实施方案中，第一电介质层30在沉积时的厚度比第二电介质层40在沉积时的厚度大至少25％、至少50％、至少75％、至少100％或至少200％。因此，第一电介质层30在穿过TFR膜32的横截面处的厚度可以比第二电介质层40的厚度大至少25％、至少50％、至少75％、至少100％或至少200％。在其他实施方案中，第二电介质层40在沉积时的厚度比第一电介质层30在沉积时的厚度大至少25％、至少50％、至少75％、至少100％或至少200％。因此，第二电介质层40在穿过TFR膜32的横截面处的厚度可以比第一电介质层30的厚度大至少25％、至少50％、至少75％、至少100％或至少200％。
通过将电介质层30和40分成两个沉积步骤，可以将TFR膜32选择性地(例如，垂直地)定位在电介质层内以使得在TFR蚀刻期间，在TFR膜32下方有足够的蚀刻停止层(例如，SiN层30)，并且单独确保TFR膜32上方的电介质层40足够用于互连沟槽蚀刻过程。因此，该解决方案允许针对各种TFR厚度和互连沟槽深度调整蚀刻停止(例如，SiN蚀刻停止)。
该解决方案的另一个方面是，TFR膜32可以集成在触点14和互连层70(例如，金属1)之间。这可以允许对TFR膜32退火以获得非常低的温度系数。
所公开的技术可以由此仅使用单个掩模并通过铜金属化来提供这些优点。
尽管本公开详细描述了所公开的实施方案，但应当理解，在不脱离本发明的实质和范围的情况下，可对本实施方案做出各种改变、替换和更改。

Claims (13)

1.一种在半导体集成电路器件中形成集成薄膜电阻器(TFR)的方法，所述方法包括：
形成包括至少一个导电触点的集成电路结构；
在所述集成电路结构上方形成第一电介质层；
在所述第一电介质层上方形成电阻膜；
在所述电阻膜上方形成第二电介质层，使得所述电阻膜布置在所述第一电介质层和所述第二电介质层之间；
在所述第二电介质层上方形成互连沟槽层；
执行至少一个蚀刻过程以限定开口，所述开口暴露(a)所述至少一个导电触点的至少一个表面和(b)所述电阻膜的至少一个表面两者；以及
用导电互连材料至少部分地填充所述开口以接触所述至少一个导电触点和所述电阻膜的所述暴露表面。
2.根据权利要求1所述的方法，其中所述集成电路结构包括存储器单元或晶体管结构，所述存储器单元或晶体管结构包括至少一个导电触点，所述至少一个导电触点连接到所述存储器单元或晶体管结构的源极区、漏极区和栅极区中的至少一个。
3.根据权利要求1至2中任一项所述的方法，其中所述第一电介质层和所述第二电介质层包含氮化硅。
4.根据权利要求1至3中任一项所述的方法，其中所述电阻膜包含碳化硅铬(SiCCr)、硅铬(SiCr)、铬氮化硅(CrSiN)、氮化钽(TaN)、硅化钽(Ta2Si)或氮化钛(TiN)。
5.根据权利要求1至4中任一项所述的方法，其中所述导电互连材料包含铜。
6.根据权利要求1至5中任一项所述的方法，其中所述第二互连沟槽层包含电介质材料。
7.根据权利要求1至6中任一项所述的方法，其中所形成的第一电介质层的厚度与所形成的第二电介质层的厚度相差所形成的第一电介质层的厚度的至少25％。
8.根据权利要求1至6中任一项所述的方法，其中所形成的第一电介质层的厚度与所形成的第二电介质层的厚度相差所形成的第一电介质层的厚度的至少50％。
9.根据权利要求1至6中任一项所述的方法，其中所形成的第一电介质层的厚度与所形成的第二电介质层的厚度相差所形成的第一电介质层的厚度的至少100％。
10.根据权利要求1至9中任一项所述的方法，还包括：
在所述电阻膜上方形成所述第二电介质层之前，蚀刻所述电阻膜以减小所述电阻膜的宽度，其中所述宽度减小的电阻膜不覆盖所述集成电路结构的第一导电触点；
其中所述第二电介质层被形成为使得其在所述宽度减小的电阻膜上方以及在所述第一导电触点上方延伸；并且
其中在所述第二电介质层上形成的所述互连沟槽层被形成为使得其在所述宽度减小的电阻膜上方以及在所述第一导电触点上方延伸，使得所述第二电介质层的第一部分布置在所述互连沟槽层与所述宽度减小的电阻膜之间，并且所述第二电介质层的第二部分布置在所述互连沟槽层与所述第一导电触点之间。
11.根据权利要求1至10中任一项所述的方法，还包括在所述电阻膜上方形成所述第二电介质层和互连沟槽层之前，对所述电阻膜进行退火。
12.根据权利要求1至9中任一项所述的方法，其中：
所述电阻膜被形成为使得其在所述集成电路结构的所述至少一个导电触点上方延伸；
所述方法还包括，在所述电阻膜上方形成所述第二电介质层之前：
对所述电阻膜进行退火；以及
蚀刻所述电阻膜以减小所述电阻膜的宽度，使得所述电阻膜不覆盖所述集成电路结构的所述至少一个导电触点。
13.一种半导体器件，包括薄膜电阻器(TFR)，所述薄膜电阻器(TFR)通过根据权利要求1至12中任一项所述的方法生产。
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