CN110610863A - 半导体装置与其形成方法 - Google Patents

半导体装置与其形成方法 Download PDF

Info

Publication number
CN110610863A
CN110610863A CN201910234384.6A CN201910234384A CN110610863A CN 110610863 A CN110610863 A CN 110610863A CN 201910234384 A CN201910234384 A CN 201910234384A CN 110610863 A CN110610863 A CN 110610863A
Authority
CN
China
Prior art keywords
fin
region
gate
source
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910234384.6A
Other languages
English (en)
Other versions
CN110610863B (zh
Inventor
詹佳玲
陈亮吟
简薇庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110610863A publication Critical patent/CN110610863A/zh
Application granted granted Critical
Publication of CN110610863B publication Critical patent/CN110610863B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明实施例涉及半导体装置与其形成方法。在一实施例中，装置包括鳍状物于基板上，且鳍状物具有靠近基板的硅部分与远离基板的硅锗部分；栅极堆叠，位于鳍状物的通道区上；源极/漏极区，与栅极堆叠相邻；第一掺杂区，位于鳍状物的硅锗部分中，第一掺杂区位于通道区与源极/漏极区之间，且第一掺杂区具有一致的掺质浓度；以及第二掺杂区，位于鳍状物的硅锗部分中，第二掺杂区位于源极/漏极区下，而第二掺杂区具有梯度的掺质浓度，且掺质浓度随着自鳍状物顶部朝鳍状物底部延伸的方向增加。

Description

半导体装置与其形成方法
技术领域
本发明实施例涉及半导体装置的形成方法，更特别涉及掺杂区的掺质浓度分布。
背景技术
半导体装置用于多种电子应用如个人电脑、手机、数码相机、与其他电子设备中。半导体装置的制作方法通常为依序沉积绝缘或介电层、导电层、与半导体层的材料于半导体基板上，并采用光刻图案化多种材料层，以形成电路构件与单元于半导体基板上。
半导体产业持续缩小最小结构尺寸，以持续改善多种电子构件(如晶体管、二极管、电阻、电容、或类似物)的集成密度，可将更多构件整合至给定面积。然而随着最小结构尺寸缩小，每一工艺中也产生需解决的额外问题。
发明内容
本发明一实施例提供半导体装置的形成方法，包括：形成鳍状物于基板上，且鳍状物具有靠近基板的硅部分与远离基板的硅锗部分；形成栅极堆叠于鳍状物上；沉积栅极间隔物层于鳍状物与栅极堆叠上；沉积遮罩层于栅极间隔物层上；蚀刻凹陷延伸穿过遮罩层与栅极间隔物层，并延伸至鳍状物的硅锗部分中；布植掺质至遮罩层中与凹陷所露出的鳍状物的硅锗部分中；以及进行第一外延工艺，以同时生长源极/漏极区于凹陷中并驱使掺质进入鳍状物的硅锗部分与硅部分中。
本发明一实施例提供的半导体装置的形成方法包括：形成鳍状物于基板上，且鳍状物包含第一半导体材料；使鳍状物的第一部分凹陷，以形成第一凹陷，并保留鳍状物的第二部分于基板上；外延生长第二半导体材料于第一凹陷中，以再形成鳍状物的第一部分；形成栅极堆叠于鳍状物上；沉积栅极间隔物层于鳍状物与栅极堆叠上；形成轻掺杂源极/漏极区于鳍状物的第一部分中以与栅极堆叠相邻；在形成轻掺杂源极/漏极区之后，布植掺质至栅极间隔物层中；进行退火工艺，以驱使掺质自栅极间隔物层进入鳍状物的第一部分与第二部分中；图案化栅极间隔物层，以形成与栅极堆叠相邻的栅极间隔物；以及外延生长源极/漏极区于鳍状物的第一部分中。
本发明一实施例提供的半导体装置包括：鳍状物于基板上，且鳍状物具有靠近基板的硅部分与远离基板的硅锗部分；栅极堆叠，位于鳍状物的通道区上；源极/漏极区，与栅极堆叠相邻；第一掺杂区，位于鳍状物的硅锗部分中，第一掺杂区位于通道区与源极/漏极区之间，且第一掺杂区具有一致的掺质浓度；以及第二掺杂区，位于鳍状物的硅锗部分中，第二掺杂区位于源极/漏极区下，而第二掺杂区具有梯度的掺质浓度，且掺质浓度随着自鳍状物顶部朝鳍状物底部延伸的方向增加。
附图说明
图1是一些实施例中，鳍状场效晶体管的三维图。
图2至图12C与图14A至图28C是一些实施例中，形成鳍状场效晶体管的中间阶段的剖视图。
图13是一些实施例中，沉积系统的示意图。
图29是一些实施例中，鳍状场效晶体管的细节图。
附图标记说明：
A-A、B-B、C/D-C/D 参考剖面
R1 部分
10、12 区域
50 基板
52 鳍状物
52A 第一部分
52B 第二部分
54 绝缘材料
56、124 凹陷
60 浅沟槽隔离区
62 虚置栅极介电层
64 虚置栅极层
66 遮罩层
70 遮罩
72 虚置栅极
80 栅极密封间隔物
82 第一栅极间隔物层
84 轻掺杂源极/漏极区
86 掺质粒子
88 第一掺质层
90 第一移除工艺
92 退火工艺
94 第一掺杂区
96 第二栅极间隔物层
98 栅极间隔物层
100 遮罩层
102 凹陷
104 第二掺质层
106 第二移除工艺
108 源极/漏极区
110 第二掺杂区
120 栅极间隔物
122、134 层间介电层
130 栅极介电层
132 栅极
136 源极/漏极接点
138 栅极接点
200 沉积系统
202 腔室
204 壳体
206 晶圆座
208 气体入口
210 等离子体产生器
具体实施方式
下述内容提供的不同实施例可实施本公开的不同结构。特定构件与排列的实施例用以简化本公开而非局限本公开。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触，或两者之间隔有其他额外构件而非直接接触。此外，本公开的多种例子中可重复标号，但这些重复仅用以简化与清楚说明，不代表不同实施例及/或设置之间具有相同标号的单元之间具有相同的对应关系。
此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。元件亦可转动90°或其他角度，因此方向性用语仅用以说明图示中的方向。
在一些实施例中，栅极间隔物层形成于鳍状物栅极堆叠上。轻掺杂源极/漏极区形成于鳍状物中。掺质布植于栅极间隔物层中。进行退火，以驱使掺质进入轻掺杂源极/漏极区下的鳍状物中。由于驱使掺质，与通道区相邻的鳍状物的部分因此具有一致的掺质分布，这可降低最终的鳍状场效晶体管装置的接面漏电流。通过栅极间隔物层，可形成用于源极/漏极区的凹陷于鳍状物中。布植更多掺质至鳍状物的露出区域中，并进行外延以生长源极/漏极区。外延可包含加热步骤，以驱使更多掺质进入源极/漏极区下的鳍状物。源极/漏极区下的鳍状物的部分因此具有梯度的掺质分布，可降低最终鳍状场效晶体管装置的能耗。
图1是一些实施例中，鳍状场效晶体管的三维图。鳍状场效晶体管包括鳍状物52于基板50上。浅沟槽隔离区60形成于基板50上，而鳍状物52自相邻的浅沟槽隔离区60之间向上凸起。栅极介电层130沿着鳍状物52的侧壁并位于鳍状物52的上表面上，而栅极132位于栅极介电层130上。源极/漏极区108相对于栅极介电层130与栅极132，位于鳍状物52的相反两侧中。图1亦显示后续附图所用的参考剖面。参考剖面A-A穿过鳍状场效晶体管的通道、栅极介电层130、与栅极132。参考剖面B-B垂直于参考剖面A-A，其沿着鳍状物的纵轴与源极/漏极区108之间的电流方向。参考剖面C/D-C/D平行于参考剖面A-A，其延伸穿过鳍状场效晶体管的源极/漏极区108。后续附图依据这些参考剖面以达清楚显示的目的。
此处所述的一些实施例中，采用栅极后制工艺形成鳍状场效晶体管。在其他实施例中，可采用栅极优先工艺。一些实施例亦可实施于平面装置如平面场效晶体管。
图2至图7是一些实施例中，形成鳍状场效晶体管的中间阶段的剖视图。图2至图7沿着图1所示的参考剖面A-A，差别在多个鳍状物/鳍状场效晶体管。
在图2中，鳍状物52形成于基板50中。基板50可为半导体基板，比如基体半导体、绝缘层上半导体基板、或类似物，其可未掺杂或掺杂有p型或n型掺质。基板50可为晶圆如硅晶圆。一般而言，绝缘层上半导体基板为半导体材料层形成于绝缘层上。举例来说，绝缘层可为埋置氧化物层、氧化硅层、或类似物。提供绝缘层于基板上，而基板通常为硅基板或玻璃基板。亦可采用其他基板如多层基板或组成渐变基板。在一些实施例中，基板50的半导体材料可包含硅、锗、半导体化合物(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟)、半导体合金(包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟)、或上述的组合。在特定实施例中，基板50为硅基板。
基板50具有区域10与区域12。区域10可用于形成n型装置如n型金属氧化物半导体晶体管(比如n型鳍状场效晶体管)。区域12可用于形成p型装置如p型金属氧化物半导体晶体管(比如p型鳍状场效晶体管)。区域10与区域12可物理分隔(如图所示的分隔线)，且任何数目的装置结构(如其他主动装置、掺杂区、隔离结构、或类似物)可位于区域10与区域12之间。在一些实施例中，区域10与区域12均可用于形成相同形态的装置，比如两区域均用于n型装置或p型装置。
鳍状物52为半导体带，其形成于基板50中的方法可为蚀刻沟槽于基板50中。蚀刻可为任何可接受的蚀刻工艺，比如反应性离子蚀刻、中性束蚀刻、类似方法、或上述的组合。蚀刻可为非等向。
在图3中，绝缘材料54形成于基板50上与相邻的鳍状物52之间。绝缘材料可为氧化物如氧化硅、氮化物、类似物、或上述的组合，且其形成方法可为高密度等离子体化学气相沉积、可流动的化学气相沉积(比如在远端等离子体系统中沉积化学气相沉积为主的材料，之后硬化材料使其转变为另一材料如氧化物)、类似方法、或上述的组合。可采用任何可接受的工艺所形成的其他绝缘材料。在例示性的实施例中，绝缘材料54为可流动的化学气相沉积工艺所形成的氧化硅。一旦形成绝缘材料，可进行退火工艺。在一实施例中，形成绝缘材料54后，其多余部分覆盖鳍状物52。接着施加平坦化工艺至绝缘材料54。在一些实施例中，平坦化工艺包含化学机械研磨、回蚀刻工艺、上述的组合、或类似方法。平坦化工艺露出鳍状物52。在平坦化工艺之后，鳍状物52与绝缘材料54的上表面齐平。
在图4中，蚀刻鳍状物52以形成凹陷56。在蚀刻时，至少移除鳍状物52的上侧部分。蚀刻可为任何可接受的蚀刻工艺，比如湿蚀刻或干蚀刻。蚀刻可为非等向。
在图5中，外延生长鳍状物52于凹陷56中。在生长后，鳍状物52包含第一部分52A与第二部分52B。第一部分52A与第二部分52B由不同的半导体材料组成。在一些实施例中，第二部分52B的组成为硅锗(SixGe1-x，且x可介于0至1)、碳化硅、纯或实质上纯锗、III-V族半导体化合物、II-VI族半导体化合物、或类似物。在特定实施例中，第二部分52B为硅锗。此外，第二部分52B的晶格常数大于、实质上等于、或小于第一部分52A的晶格常数。可视情况在鳍状物52上进行平坦化工艺，使鳍状物52与绝缘材料54的上表面齐平。
在图6中，使绝缘材料54凹陷以形成浅沟槽隔离区60。绝缘材料54凹陷后，区域10与区域12中的鳍状物52自相邻的浅沟槽隔离区60之间凸起。此外，浅沟槽隔离区60的上表面可具有平坦表面如图示、凸起表面、凹陷表面(如碟状)、或上述的组合。经由合适的蚀刻方式，可使浅沟槽隔离区60的上表面为平坦、凸起、及/或凹陷。采用可接受的蚀刻工艺(如对绝缘材料54的材料具有选择性的蚀刻工艺)，可使浅沟槽隔离区60凹陷。举例来说，可采用蚀刻的化学氧化物移除法、Applied Materials的SICONI工具、或稀氢氟酸。
在形成浅沟槽隔离区之后，可形成合适的掺杂区(有时称作井区)于鳍状物52及/或基板50中。在一些实施例中，可形成p型掺杂区于区域10中，并可形成n型掺杂区于区域12中。在一些实施例中，只有p型掺杂区(或只有n型掺杂区)形成于区域10与区域12中。在掺杂区的形态不同的实施例中，可采用光刻胶或其他遮罩以达区域10与区域12所用的不同布植步骤。举例来说，可形成光刻胶于区域10中的鳍状物52与浅沟槽隔离区60上。图案化光刻胶以露出基板50的区域12(如p型金属氧化物半导体区)。光刻胶的形成方法可采用旋转涂布技术，而光刻胶的图案化方法可采用可接受的光刻技术。一旦图案化光刻胶，则布植n型杂质至区域12中，且光刻胶可作为遮罩以实质上避免n型杂质布植至区域10(如n型金属氧化物半导体区)中。可布植n型杂质如磷、砷、或类似物至区域12中，且布质浓度小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在布植之后移除光刻胶，且移除方法为可接受的灰化工艺。在布植区域12之后，形成光刻胶于区域12中的鳍状物52与浅沟槽隔离区60上。图案化光刻胶以露出基板50的区域10(如n型金属氧化物半导体区)。光刻胶的形成方法可采用旋转涂布技术，而光刻胶的图案化方法可采用可接受的光刻技术。一旦图案化光刻胶，即布植p型杂质于区域10中，而光刻胶可作为遮罩以实质上避免p型杂质布植至区域12(如p型金属氧化物半导体区)中。布植于区域中的p型杂质可为硼、二氟化硼、或类似物，其浓度可小于或等于1018cm-3，比如介于约1017cm-3至约1018cm-3之间。在布植之后可移除光刻胶，且移除方法可为可接受的灰化工艺。在布植区域10与区域12之后，可进行退火以活化布植的p型杂质及/或n型杂质。在一些实施例中，可在生长外延鳍状物的材料时进行原位掺杂，因此可省略布植。不过亦可一起采用原位掺杂与布植掺杂。
在图7中，虚置栅极介电层62形成于鳍状物52上。举例来说，虚置栅极介电层62可为氧化硅、氮化硅、上述的组合、或类似物，且其可由可接受的技术沉积或热生长。虚置栅极层64形成于虚置栅极介电层62上，而遮罩层66形成于虚置栅极层64上。可沉积虚置栅极层64于虚置栅极介电层62上，接着平坦化(如化学机械研磨)虚置栅极层64。虚置栅极层64可为导电材料，其可包含多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物、或金属。在一实施例中，可沉积非晶硅后使其再结晶，以产生多晶硅。虚置栅极层64的沉积方法可为物理气相沉积、化学气相沉积、溅镀沉积、或本技术领域已知用于沉积导电材料的其他技术。虚置栅极层64的组成可为其他材料，其与隔离区之间具有高蚀刻选择性。遮罩层66可沉积于虚置栅极层64上。举例来说，遮罩层66可包含氮化硅、氮氧化硅、或类似物。在此例中，形成单一的虚置栅极层64与单一的遮罩层66于整个区域10与区域12上。在一些实施例中，可形成分开的虚置栅极层于区域10与区域12中，且可形成分开的遮罩层于区域10与区域12中。
图8A至图28C是一些实施例中，形成鳍状场效晶体管的中间阶段的剖视图。附图末尾为A者沿着图1的参考剖面A-A，差别在多个鳍状物/鳍状场效晶体管。附图末尾为B者沿着图1的参考剖面B-B，差别在多个鳍状物/鳍状场效晶体管。附图末尾为C或D者沿着图1的参考剖面C/D-C/D，差别在于多个鳍状物/鳍状场效晶体管。图8A至图28C显示形成p型装置于区域12中的工艺。在进行工艺时，遮罩如光刻胶可覆盖区域10。应理解的是，可进行适当变化的类似步骤，以形成n型装置于区域10中。可在形成p型装置于区域12中之前或之后，形成n型装置于区域10中。
在图8A至图8C中，采用可接受的光刻与蚀刻技术，图案化遮罩层66以形成遮罩70。接着采用可接受的蚀刻技术，将遮罩70的图案转移至虚置栅极层64，以形成虚置栅极72。虚置栅极72覆盖鳍状物52的个别通道区。遮罩70的图案可用于物理分隔每一虚置栅极72与相邻的虚置栅极。虚置栅极72的纵向可实质上垂直于个别外延鳍状物的纵向。
在图9A至图9C中，栅极密封间隔物80可形成于虚置栅极72及/或鳍状物52的露出表面上。在热氧化或沉积后进行非等向蚀刻，可形成栅极密封间隔物80。在一些实施例中，栅极密封间隔物80的组成可为氮化物如氮化硅、氮氧化硅、碳化硅、碳氮化硅、类似物、或上述的组合。栅极密封间隔物80可密封后续形成的栅极堆叠的侧壁，且可作为额外的栅极间隔层。
在图10A至图10C中，第一栅极间隔物层82顺应性地沉积于鳍状物52与虚置栅极72上。第一栅极间隔物层82的组成为介电材料如氧化硅、氮化硅、碳氮化硅、上述的组合、或类似物。
在图11A至图11C中，形成轻掺杂源极/漏极区84于鳍状物52的第二部分52B中。进行布植以形成轻掺杂源极/漏极区84。具体而言，可将合适形态(如p型)的杂质布植至区域12中的鳍状物52中。p型杂质可为前述的任何p型杂质。可采用退火活化布植的杂质。轻掺杂源极/漏极区84实质上受限至鳍状物52的第二部分52B，而未延伸至第一部分52A中。
在图12A至图12C中，进行第一等离子体掺杂工艺以布植掺质粒子86至第一栅极间隔物层82中，并顺应性地形成第一掺质层88于第一栅极间隔物层82上。第一掺质区88的掺质为适用于即将形成的装置的种类(如p型)的杂质，且可与形成轻掺杂源极/漏极区84时所布植的杂质相同。在一实施例中，掺质为硼。以合适种类的掺质掺杂第一栅极间隔物层82，可在后续步骤中使鳍状物52掺杂掺质，以改善鳍状物52的掺杂轮廓。
等离子体掺杂工艺可为化学气相沉积工艺的一部分，且化学气相沉积工艺可为射频化学气相沉积、等离子体增强化学气相沉积、或类似方法。等离子体掺杂工艺采用的气体源包含第一前驱物气体、第二前驱物气体、与钝气。第一前驱物气体包含掺质如p型掺质，比如硼、铝、氮、镓、铟、类似物、或上述的组合。举例来说，第一前驱物气体可包含砷化氢、乙硼烷、三氟化氮、氮气、氧气、氩气、或类似物。第二前驱物气体可包含与第一前驱物气体反应的任何气体，以进行合适的化学气相沉积工艺。钝气可包含氙气、氦气、氩气、氖气、氪气、氡气、类似物、或上述的组合。在掺质为硼的实施例中，第一前驱物气体可为气相硼源如乙硼烷或类似物，第二前驱物气体为氢气，且钝气为氩气。
图13是一些实施例中，沉积系统200的示意图。沉积系统200可用于进行等离子体掺杂工艺，以布植掺质粒子86至第一掺质层88中，并形成第一掺质层88于第一栅极间隔物层82上。沉积系统200包含腔室202，其由壳体204所定义。腔室202中的晶圆座206可支撑晶圆(如包含基板50的晶圆)。气体入口208可提供前驱物气体至腔室202。等离子体产生器210自前驱物气体产生等离子体。等离子体产生器210可为变压器耦合等离子体产生器、感应式耦合等离子体系统、磁增强反应性离子蚀刻系统、电子回旋共振系统、远端等离子体产生器、或类似物。在等离子体掺杂工艺时，沉积系统200可以交错重复或脉冲的方式进行放电与布植。放电步骤形成第一掺质层88于第一栅极间隔物层82上的方式，与化学气相沉积工艺类似。布植步骤将掺质粒子86布植至第一掺质层88中。
在放电步骤中，第一掺质层88形成于第一栅极间隔物层82上。包含第一前驱物气体、第二前驱物气体、与钝气的气体源，经由气体入口208提供至腔室202。在掺杂硼的实施例中，气体源包含约1％至约10％的第一前驱物气体(比如含硼)、约30％至约60％的第二前驱物气体(比如含氢)、以及约40％至约60％的钝气(比如含氩)。在这些实施例中，第一前驱物气体的流速介于约5标准立方公分/分钟(sccm)至约90sccm之间，第二前驱物气体的流速介于约20sccm至约200sccm之间，而钝气的流速介于约20sccm至约200sccm之间。等离子体产生器210产生射频功率，其自气体源产生等离子体鞘于腔室202中。在布植硼的实施例中，等离子体产生器210产生介于约500瓦至约1500瓦之间的射频功率，且产生的等离子体包括硼离子如B2H5 +、BH3 +、B+、或类似物。离子落在晶圆或基板50的表面，并被自由电子中和以产生第一掺质层88。在进行硼掺杂的实施例中，第一掺质层88为硼的层状物，且第一掺质层88的厚度介于约2nm至约10nm之间。
在布植步骤时，可驱使掺质粒子86进入第一栅极间隔物层82。在等离子体产生器210与晶圆座206之间可产生直流电偏压。直流电偏压为负偏置的高电压且周期性脉冲，因此可周期性地进行布植步骤。通过直流电偏压可加速掺质粒子86(如硼离子)穿过等离子体鞘至第一栅极间隔物层82。钝气粒子(如氩)可撞击掺质粒子86，并将掺质粒子86敲入第一栅极间隔物层82的更深处中。举例来说，钝气粒子可敲击掺质粒子，使其穿过第一掺质层88后进入第一栅极间隔物层82。在掺杂硼的实施例中，直流电偏压可介于约-0.2V至约-10kV之间，其可为周期介于约20微秒至约150微秒的脉冲，且脉冲频率可介于约0.5kHz至约10kHz之间。在这些实施例中，硼的最终布植能量可介于约0.5KV至约3KV之间(比如2KV)，且布植的硼剂量可介于约5E13原子/cm2至约2E16原子/cm2之间(比如约8E13原子/cm2)。
在图14A至图14C中，以第一移除工艺90移除第一掺质层88。如此一来，只保留第一栅极间隔物层82中的掺质粒子86。第一移除工艺90可为合适的蚀刻工艺，比如湿蚀刻工艺。在一些实施例中，第一移除工艺90为湿蚀刻工艺，其采用硫酸双氧水混合物(包含硫酸与双氧水的酸)。硫酸双氧水混合物亦可包含SC-1清洁溶液(氢氧化铵、双氧水、与去离子水的混合物)。硫酸双氧水混合物对第一掺质层88与第一栅极间隔物层82具有蚀刻选择性，因此硫酸双氧水混合物可移除第一掺质层88且实质上不攻击第一栅极间隔物层82。控制湿蚀刻工艺条件(如时间或温度)，以移除第一掺质层88而实质上不移除第一栅极间隔物层82中的掺质颗粒86。在一实施例中，湿蚀刻工艺历时约30秒至约120秒之间，其采用高温(介于约90℃至约180℃之间)的硫酸双氧水混合物溶液。
在图15A至图15C中，进行退火工艺92以驱使埋置于第一栅极间隔物层82中的掺质粒子86进入鳍状物52，以形成第一掺杂区94于鳍状物52的第一部分52A与第二部分52B中。退火工艺92亦活化布植的掺质。第一掺杂区94位于轻掺杂源极/漏极区84下，而遮罩70与虚置栅极72可避免第一掺杂区94形成于鳍状物52的通道区中。第一掺杂区94的所有厚度具有实质上一致的掺质浓度，且其掺质浓度低于轻掺杂源极/漏极区84的掺质浓度。值得注意的是，第一掺杂区94的厚度大于或等于鳍状物52的第二部分52B的厚度。
如此一来，鳍状物52的通道区以外的硅锗部分将掺杂有掺质。可在相同腔室或不同腔室中进行退火工艺92与掺杂工艺。在一实施例中，退火工艺92为峰值退火工艺，其温度介于约800℃至约1200℃之间(如约950℃)，且历时约1微秒至约5秒之间。在一些实施例中，可选择退火工艺92的周围环境，以避免掺质脱气。举例来说，可采用含约0％至约5％的氧气与约95％至约100％的氮气的周围环境。
在图16A至图16C中，第二栅极间隔物层96顺应性地沉积于第一栅极间隔物层82上。第二栅极间隔物层96的组成为介电材料，且可与第一栅极间隔物层82的材料相同。在后续步骤中，图案化第一栅极间隔物层82与第二栅极间隔物层96以形成栅极间隔物，且第一栅极间隔物层82与第二栅极间隔物层96可统称为栅极间隔物层98。栅极间隔物层98包含的层状物数目可多于或少于附图中的数目。
在图17A至图17C中，遮罩层100顺应性地沉积于栅极间隔物层98上。遮罩层100的组成可为介电材料如氮化硅，且其形成方法可为沉积工艺。遮罩层100在后续的布植与外延步骤中，可用于保护栅极间隔物层98。
在图18A至图18C中，凹陷102形成于鳍状物52中。凹陷102的形成方法采用可接受的光刻与蚀刻技术，比如搭配遮罩的非等向蚀刻。凹陷102延伸穿过遮罩层100、栅极间隔物层98、与虚置栅极介电层62，并延伸至鳍状物52中。值得注意的是，凹陷102的深度大于轻掺杂源极/漏极区84的深度，但小于第一掺杂区94的深度。此外，凹陷102可只部分地延伸至鳍状物52的第二区52B中，且可不延伸至第一区52A中。
在图19A至图19C中，可进行第二等离子体掺杂工艺以布植掺质粒子86至遮罩层100与鳍状物52的第二部分52B中，并顺应性地形成第二掺质层104于遮罩层100上及凹陷102中。第二等离子体掺杂工艺可与形成第一掺质层88的第一等离子体掺杂工艺类似，但可具有不同的工艺条件。具体而言，在进行第二等离子体掺杂工艺时，沉积系统200可进行较少放电与较多布植。在沉积时改变等离子体产生器210与晶圆座206之间的直流电偏压时间，即可控制放电与布植量。举例来说，第二等离子体掺杂工艺时的直流电偏压时间，可大于第一等离子体掺杂工艺时的直流电偏压时间。在一些实施例中，主要的或实质上全部的第二等离子体掺杂工艺包含布植，且第二掺质层104非常小或未形成。
在图20A至图20C中，以第二移除工艺106移除第二掺质层104。如此一来，只保留遮罩层100与鳍状物52中的掺质粒子86。第二移除工艺106可与移除第一掺质层88的第一移除工艺90类似。
在图21A至图21D中，外延生长外延的源极/漏极区108于凹陷102中。外延的源极/漏极区108可包含任何可接受的材料，比如适用于p型鳍状场效晶体管的材料。举例来说，若鳍状物52的第二部分52B为硅锗，则外延的源极/漏极区108可包含硼化硅锗、锗、锗锡、或类似物。外延的源极/漏极区108亦可具有自鳍状物52的个别表面隆起的表面，且可具有晶面。外延的源极/漏极区108形成于鳍状物52中，因此每一虚置栅极72位于个别的相邻的一对外延的源极/漏极区108之间。在一些实施例中，外延的源极/漏极区可延伸穿过轻掺杂源极/漏极区84。在一些实施例中，栅极间隔物层98用于使外延的源极/漏极区108与虚置栅极72隔有合适的横向距离，因此外延的源极/漏极区108不会与后续形成于最终的鳍状场效晶体管中的栅极产生短路。
在生长外延的源极/漏极区108时，可进行原位掺杂以形成源极/漏极区。外延的源极/漏极区108的掺杂形态与个别的轻掺杂源极/漏极区84相同，且可掺杂相同或不同掺质。外延的源极/漏极区108的杂质浓度可介于约1019cm-3至约1021cm-3之间。源极/漏极区的杂质可为任何前述杂质。由于外延的源极/漏极区108在生长时已原位掺杂，因此不需布植掺杂。
用于形成外延的源极/漏极区108的外延工艺，可让外延的源极/漏极区的上表面具有晶面，其横向地向外扩大超出鳍状物52的侧壁。一些实施例在完成外延工艺之后，相邻的外延的源极/漏极区108仍保持分开，如图21B所示的实施例。在其他实施例中，晶面使相同鳍状场效晶体管的相邻的外延的源极/漏极区108合并，如图21C所示的实施例。
用于形成外延的源极/漏极区108的外延工艺，包含一或多道的加热步骤。加热步骤可包含以退火工艺加热鳍状物52，其温度介于约650℃至约1200℃之间，且历时约1秒至约5秒。加热步骤可活化鳍状物52的第二部分52B中的掺质粒子86，即形成第二掺杂区110于鳍状物52中。第二掺杂区110的掺质浓度高于第一掺杂区94的掺质浓度，但低于轻掺杂源极/漏极区84的掺质浓度。此外，第二掺杂区110具有梯度的掺质浓度，其随着朝基板50延伸的方向减少。如此一来，与第一掺杂区94重叠的鳍状物52的第二部分52B具有一致的掺质浓度，而与第二掺杂区110重叠的鳍状物52的第二部分52B具有梯度的掺质浓度。
在图22A至图22C中，移除遮罩层100。遮罩层100的移除方法可为可接受的蚀刻如湿蚀刻。一旦移除遮罩层100，则完成p型区(如区域12)中的源极/漏极区108。接着可重复上述步骤，以形成源极/漏极区108于n型区(如区域10)中。可适当地改变这些步骤。举例来说，用于n型区中的掺质可为n型掺质如砷。
在图23A至图23C中，形成栅极间隔物120于栅极密封间隔物80上，且栅极间隔物120沿着虚置栅极72的侧壁并位于轻掺杂源极/漏极区84上。栅极间隔物120的形成方法为非等向蚀刻栅极间隔物层98。蚀刻可对栅极间隔物层98的材料具有选择性，因此在形成栅极间隔物120时不会蚀刻轻掺杂源极/漏极区84。
在图24A至图24C中，沉积层间介电层122于鳍状物52上。层间介电层122的组成可为介电材料，且其沉积方法可为任何合适方法如化学气相沉积、等离子体增强化学气相沉积、或可流动的化学气相沉积。介电材料可包含磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物。此外可采用任何可接受的工艺所形成的其他绝缘材料或半导体材料。在一些实施例中，接点蚀刻停止层(未图示)可位于层间介电层122以及外延的源极/漏极区108、栅极间隔物120、栅极密封间隔物80、与遮罩70之间。
在图25A至图25C中，可进行平坦化工艺如化学机械研磨，使层间介电层122的上表面与虚置栅极72的上表面齐平。平坦化工艺亦可移除虚置栅极72上的遮罩70，以及沿着遮罩70的侧壁的栅极间隔物120。在平坦化工艺之后，虚置栅极72、栅极密封间隔物80、栅极间隔物120、与层间介电层122的上表面齐平。综上所述，经由层间介电层122露出虚置栅极72的上表面。
在图26A至图26C中，蚀刻步骤移除虚置栅极72与直接位于露出的虚置栅极72下的虚置栅极介电层62的部分，即形成凹陷124。在一些实施例中，以非等向干蚀刻工艺移除虚置栅极72。举例来说，蚀刻工艺可包含采用反应气体的干蚀刻工艺，其可选择性地蚀刻虚置栅极72而不蚀刻层间介电层122或栅极间隔物120。每一凹陷124露出个别鳍状物52的通道区。每一通道区位于相邻的一对外延的源极/漏极区108之间。在移除步骤蚀刻虚置栅极72时，虚置栅极介电层62可作为蚀刻停止层。在移除虚置栅极72之后，可移除虚置栅极介电层62。
在图27A至图27C中，形成栅极介电层130与栅极132以用于置换栅极。栅极介电层130可顺应性地沉积于凹陷124中，比如沉积于鳍状物52的上表面与侧壁上，及层间介电层122的上表面上。在一些实施例中，栅极介电层130包含氧化硅、氮化硅、或上述的多层。在其他实施例中，栅极介电层130包含高介电常数的介电材料。在这些实施例中，栅极介电层130的介电常数可大于约7.0，且可包含铪、铝、锆、镧、镁、钡、钛、铅、或上述的组合的金属氧化物或硅酸盐。栅极介电层130的形成方法可包括分子束沉积、原子层沉积、等离子体增强化学气相沉积、或类似方法。
接着分别沉积栅极132于栅极介电层130上，并填入凹陷124的其余部分。栅极132的组成可为含金属材料如氮化钛、氮化钽、碳化钽、钴、钌、铝、钨、上述的组合、或上述的多层。在填入栅极132之后，可进行平坦化工艺如化学机械研磨，以移除层间介电层122的上表面的栅极介电层130与栅极132的材料的多余部分。栅极132的材料与栅极介电层130的最终保留部分，即形成最终鳍状场效晶体管的置换栅极，且可统称为栅极堆叠。
在图28A至图28C中，形成层间介电层134于栅极堆叠与层间介电层122上。在一实施例中，层间介电层134为可流动的化学气相沉积法所形成的可流动膜。在一些实施例中，层间介电层134的组成为介电材料如磷硅酸盐玻璃、硼硅酸盐玻璃、掺杂硼的磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、或类似物，且其沉积方法可为任何合适方法如化学气相沉积或等离子体增强化学气相沉积。
形成穿过层间介电层122与134的源极/漏极接点136与栅极接点138。形成穿过层间介电层122与134的开口以用于源极/漏极接点136，并形成穿过层间介电层134的开口以用于栅极接点138。开口的形成方法可采用可接受的光刻与蚀刻技术。可形成衬垫层(如扩散阻障层、粘着层、或类似物)与导电材料于开口中。衬垫层可包含钛、氮化钛、钽、氮化钽、或类似物。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可进行平坦化工艺如化学机械研磨，以自层间介电层134的表面移除多余材料。保留的衬垫层与导电材料将形成源极/漏极接点136与栅极接点138于开口中。可进行退火工艺以形成硅化物区于外延的源极/漏极区108与源极/漏极接点136之间的界面。源极/漏极接点136物理及电性耦接至外延的源极/漏极区108，而栅极接点138物理及电性耦接至栅极132。可由不同工艺或相同工艺形成源极/漏极接点136与栅极接点138。虽然附图中的源极/漏极接点136与栅极接点138形成于相同剖面中，但应理解上述两者可形成于不同剖面中以避免接点短路。
图29是第一掺杂区94与第二掺杂区110的细节图。由于形成方法采用上述工艺，在第二掺杂区110之外的第一掺杂区94的部分R1具有分布一致的掺质。此区域的至少部分可位于栅极间隔物120下。形成分布一致的掺质于此区域中，可减少最终鳍状场效晶体管的接面漏电流，且减少程度高达四倍。此外，第二掺杂区110具有梯度分布的掺质。形成梯度分布的掺质于此区域中，可减少最终鳍状场效晶体管的能耗。
在一实施例中，方法包括：形成鳍状物于基板上，且鳍状物具有靠近基板的硅部分与远离基板的硅锗部分；形成栅极堆叠于鳍状物上；沉积栅极间隔物层于鳍状物与栅极堆叠上；沉积遮罩层于栅极间隔物层上；蚀刻凹陷延伸穿过遮罩层与栅极间隔物层，并延伸至鳍状物的硅锗部分中；布植掺质至遮罩层中与凹陷所露出的鳍状物的硅锗部分中；以及进行第一外延工艺，以同时生长源极/漏极区于凹陷中并驱使掺质进入鳍状物的硅锗部分与硅部分中。
在一些实施例中，布植掺质的步骤包括：在第一等离子体掺杂工艺的第一脉冲时，形成掺质的第一层于遮罩层上及凹陷中；以及在第一等离子体掺杂工艺的第二脉冲时，布植掺质至遮罩层与鳍状物的硅锗部分中。在一些实施例中，方法还包括在第一等离子体掺杂工艺之后，以湿蚀刻工艺移除掺质的第一层。在一些实施例中，湿蚀刻工艺采用硫酸双氧水混合物溶液，其历时约30秒至约120秒，且其温度介于约90℃至约180℃之间。在一些实施例中，方法还包括移除遮罩层；以及图案化栅极间隔物层，以形成与栅极堆叠相邻的多个栅极间隔物。在一些实施例中，方法还包括：形成轻掺杂源极/漏极区于鳍状物的硅锗部分中以与栅极堆叠相邻；在形成轻掺杂源极/漏极区之后，布植掺质至栅极间隔物层中；以及进行退火工艺，以驱使掺质自栅极间隔物层进入鳍状物的硅锗部分与硅部分中。在一些实施例中，在第一外延工艺之后，鳍状物的硅锗部分的第一区具有梯度的掺质浓度，且掺质浓度随着自鳍状物顶部朝鳍状物底部延伸的方向增加，而第一区位于基板与源极/漏极区之间。
在一实施例中，方法包括形成鳍状物于基板上，且鳍状物包含第一半导体材料；使鳍状物的第一部分凹陷，以形成第一凹陷，并保留鳍状物的第二部分于基板上；外延生长第二半导体材料于第一凹陷中，以再形成鳍状物的第一部分；形成栅极堆叠于鳍状物上；沉积栅极间隔物层于鳍状物与栅极堆叠上；形成轻掺杂源极/漏极区于鳍状物的第一部分中以与栅极堆叠相邻；在形成轻掺杂源极/漏极区之后，布植掺质至栅极间隔物层中；进行退火工艺，以驱使掺质自栅极间隔物层进入鳍状物的第一部分与第二部分中；图案化栅极间隔物层，以形成与栅极堆叠相邻的栅极间隔物；以及外延生长源极/漏极区于鳍状物的第一部分中。
在一些实施例中，布植掺质至栅极间隔物层中的步骤包括：在第一等离子体掺杂工艺的第一脉冲时，形成掺质的第一层于栅极间隔物层上；以及在第一等离子体掺杂工艺的第二脉冲时，布植掺质至栅极间隔物层中。在一些实施例中，方法还包括在第一等离子体掺杂工艺之后，以湿蚀刻工艺移除掺质的第一层。在一些实施例中，湿蚀刻工艺采用硫酸双氧水混合物溶液。在一些实施例中，湿蚀刻工艺历时约30秒至约120秒，且其温度介于约90℃至约180℃之间。在一些实施例中，外延生长源极/漏极区的步骤包括：蚀刻第二凹陷以延伸穿过栅极间隔物层至鳍状物的第一部分；布植掺质至第二凹陷所露出的鳍状物的第一部分中；以及外延生长硼化硅锗于第二凹陷中。在一些实施例中，布植掺质至第二凹陷所露出的鳍状物的第一部分中的步骤包括：在第二等离子体掺杂工艺的第一脉冲时，形成掺质的第二层于第二凹陷中；以及在第二等离子体掺杂工艺的第二脉冲时，布植掺质至鳍状物的第一部分中。在一些实施例中，方法还包括在第二等离子体掺杂工艺之后，以湿蚀刻工艺移除掺质的第二层，且湿蚀刻工艺采用硫酸双氧水混合物溶液。在一些实施例中的退火工艺之后，鳍状物的第一部分的第一区具有掺质的一致浓度，而第一区位于栅极堆叠与源极/漏极区之间。
在一实施例中，装置包括：鳍状物于基板上，且鳍状物具有靠近基板的硅部分与远离基板的硅锗部分；栅极堆叠，位于鳍状物的通道区上；源极/漏极区，与栅极堆叠相邻；第一掺杂区，位于鳍状物的硅锗部分中，第一掺杂区位于通道区与源极/漏极区之间，且第一掺杂区具有一致的掺质浓度；以及第二掺杂区，位于鳍状物的硅锗部分中，第二掺杂区位于源极/漏极区下，而第二掺杂区具有梯度的掺质浓度，且掺质浓度随着自鳍状物顶部朝鳍状物底部延伸的方向增加。
在一些实施例中，装置还包括：轻掺杂源极/漏极区于鳍状物的硅锗部分中并与栅极堆叠相邻，且轻掺杂源极/漏极区与第一掺杂区不同；以及栅极间隔物，位于轻掺杂源极/漏极区上，且栅极间隔物部分地位于第一掺杂区上。在一些实施例中，第一掺杂区与第二掺杂区亦位于鳍状物的硅部分中。在一些实施例中，第一掺杂区与第二掺杂区实质上受限至鳍状物的硅锗部分。
上述实施例的特征有利于本技术领域中技术人员理解本发明实施例。本技术领域中技术人员应理解可采用本发明实施例作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本发明精神与范围，并可在未脱离本发明精神与范围的前提下进行改变、替换、或变动。

Claims (10)

1.一种半导体装置的形成方法，包括：
形成一鳍状物于一基板上，且该鳍状物具有靠近该基板的一硅部分与远离该基板的一硅锗部分；
形成一栅极堆叠于该鳍状物上；
沉积一栅极间隔物层于该鳍状物与该栅极堆叠上；
沉积一遮罩层于该栅极间隔物层上；
蚀刻一凹陷延伸穿过该遮罩层与该栅极间隔物层，并延伸至该鳍状物的该硅锗部分中；
布植一掺质至该遮罩层中与该凹陷所露出的该鳍状物的该硅锗部分中；以及
进行一第一外延工艺，以同时生长一源极/漏极区于该凹陷中并驱使该掺质进入该鳍状物的该硅锗部分与该硅部分中。
2.如权利要求1所述的半导体装置的形成方法，其中布植该掺质的步骤包括：
在一第一等离子体掺杂工艺的一第一脉冲时，形成该掺质的一第一层于该遮罩层上及该凹陷中；以及
在该第一等离子体掺杂工艺的一第二脉冲时，布植该掺质至该遮罩层与该鳍状物的该硅锗部分中。
3.如权利要求1所述的半导体装置的形成方法，还包括：
形成一轻掺杂源极/漏极区于该鳍状物的该硅锗部分中以与该栅极堆叠相邻；
在形成该轻掺杂源极/漏极区之后，布植该掺质至该栅极间隔物层中；以及
进行一退火工艺，以驱使该些掺质自该栅极间隔物层进入该鳍状物的该硅锗部分与该硅部分中。
4.如权利要求1所述的半导体装置的形成方法，其中该第一外延工艺之后，该鳍状物的该硅锗部分的一第一区具有梯度的掺质浓度，且掺质浓度随着自该鳍状物的顶部朝该鳍状物的底部延伸的方向增加，而该第一区位于该基板与该源极/漏极区之间。
5.一种半导体装置的形成方法，包括：
形成一鳍状物于一基板上，且该鳍状物包含一第一半导体材料；
使该鳍状物的一第一部分凹陷，以形成一第一凹陷，并保留该鳍状物的一第二部分于该基板上；
外延生长一第二半导体材料于该第一凹陷中，以再形成该鳍状物的该第一部分；
形成一栅极堆叠于该鳍状物上；
沉积一栅极间隔物层于该鳍状物与该栅极堆叠上；
形成一轻掺杂源极/漏极区于该鳍状物的该第一部分中以与该栅极堆叠相邻；
在形成该轻掺杂源极/漏极区之后，布植一掺质至该栅极间隔物层中；
进行一退火工艺，以驱使该掺质自该栅极间隔物层进入该鳍状物的该第一部分与该第二部分中；
图案化该栅极间隔物层，以形成与该栅极堆叠相邻的多个栅极间隔物；
以及外延生长一源极/漏极区于该鳍状物的该第一部分中。
6.如权利要求5所述的半导体装置的形成方法，其中布植该掺质至该栅极间隔物层中的步骤包括：
在一第一等离子体掺杂工艺的一第一脉冲时，形成该掺质的一第一层于该栅极间隔物层上；以及
在该第一等离子体掺杂工艺的一第二脉冲时，布植该掺质至该栅极间隔物层中。
7.如权利要求5所述的半导体装置的形成方法，其中外延生长该源极/漏极区的步骤包括：
蚀刻一第二凹陷以延伸穿过该栅极间隔物层至该鳍状物的该第一部分；
布植该掺质至该第二凹陷所露出的该鳍状物的该第一部分中；以及
外延生长硼化硅锗于该第二凹陷中。
8.如权利要求7所述的半导体装置的形成方法，其中布植该掺质至该第二凹陷所露出的该鳍状物的该第一部分中的步骤包括：
在一第二等离子体掺杂工艺的一第一脉冲时，形成该掺质的一第二层于该第二凹陷中；以及
在该第二等离子体掺杂工艺的一第二脉冲时，布植该掺质至该鳍状物的该第一部分中。
9.一种半导体装置，包括：
一鳍状物，位于一基板上，且该鳍状物具有靠近该基板的一硅部分与远离该基板的一硅锗部分；
一栅极堆叠，位于该鳍状物的一通道区上；
一源极/漏极区，与该栅极堆叠相邻；
一第一掺杂区，位于该鳍状物的该硅锗部分中，该第一掺杂区位于该通道区与该源极/漏极区之间，且该第一掺杂区具有一致的掺质浓度；以及
一第二掺杂区，位于该鳍状物的该硅锗部分中，该第二掺杂区位于该源极/漏极区下，而该第二掺杂区具有梯度的掺质浓度，且掺质浓度随着自该鳍状物的顶部朝该鳍状物的底部延伸的方向增加。
10.如权利要求9所述的半导体装置，还包括：
一轻掺杂源极/漏极区，位于该鳍状物的该硅锗部分中并与该栅极堆叠相邻，且该轻掺杂源极/漏极区与该第一掺杂区不同；以及
一栅极间隔物，位于该轻掺杂源极/漏极区上，且该栅极间隔物部分地位于该第一掺杂区上。
CN201910234384.6A 2018-06-15 2019-03-26 半导体装置与其形成方法 Active CN110610863B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/009,726 US10665697B2 (en) 2018-06-15 2018-06-15 Semiconductor device and method
US16/009,726 2018-06-15

Publications (2)

Publication Number Publication Date
CN110610863A true CN110610863A (zh) 2019-12-24
CN110610863B CN110610863B (zh) 2022-11-18

Family

ID=68840416

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910234384.6A Active CN110610863B (zh) 2018-06-15 2019-03-26 半导体装置与其形成方法

Country Status (3)

Country Link
US (3) US10665697B2 (zh)
CN (1) CN110610863B (zh)
TW (1) TWI745673B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200144374A1 (en) * 2017-06-30 2020-05-07 Intel Corporation Transistor with wide bandgap channel and narrow bandgap source/drain
US10700197B2 (en) * 2017-09-29 2020-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11908863B2 (en) * 2018-12-31 2024-02-20 Unist(Ulsan National Institute Of Science And Technology) Transistor element, ternary inverter apparatus comprising same, and method for producing same
CN112309857A (zh) * 2019-07-25 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US12009393B2 (en) * 2019-12-30 2024-06-11 Unist(Ulsan National Institute Of Science And Technology) Tunnel field effect transistor and ternary inverter comprising same
DE102020132562B4 (de) 2020-01-30 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zur herstellung einer halbleitervorrichtung und halbleitervorrichtung
US11522050B2 (en) * 2020-01-30 2022-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11508572B2 (en) * 2020-04-01 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386234A (zh) * 2010-09-03 2012-03-21 台湾积体电路制造股份有限公司 半导体元件与其形成方法
US20140264592A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Barrier Layer for FinFET Channels
US20150263159A1 (en) * 2014-03-17 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET Structure and Method for Fabricating the Same
CN105990346A (zh) * 2014-09-29 2016-10-05 台湾积体电路制造股份有限公司 具有衬底隔离和未掺杂沟道的集成电路结构
CN106158962A (zh) * 2014-10-03 2016-11-23 台湾积体电路制造股份有限公司 FinFET和形成FinFET的方法
CN108122960A (zh) * 2016-11-30 2018-06-05 台湾积体电路制造股份有限公司 半导体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362982A (en) 1992-04-03 1994-11-08 Matsushita Electric Industrial Co., Ltd. Insulated gate FET with a particular LDD structure
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7425740B2 (en) 2005-10-07 2008-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for a 1T-RAM bit cell and macro
US8048723B2 (en) 2008-12-05 2011-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs having dielectric punch-through stoppers
US8776734B1 (en) 2008-05-19 2014-07-15 Innovative Environmental Solutions, Llc Remedial system: a pollution control device for utilizing and abating volatile organic compounds
US8053299B2 (en) 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US8415718B2 (en) 2009-10-30 2013-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epi film in substrate trench
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8618556B2 (en) 2011-06-30 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design and method of fabricating same
US8609518B2 (en) 2011-07-22 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Re-growing source/drain regions from un-relaxed silicon layer
US8815712B2 (en) 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US8742509B2 (en) 2012-03-01 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for FinFETs
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8633516B1 (en) 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9859429B2 (en) 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9893189B2 (en) * 2016-07-13 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for reducing contact resistance in semiconductor structures

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102386234A (zh) * 2010-09-03 2012-03-21 台湾积体电路制造股份有限公司 半导体元件与其形成方法
US20140264592A1 (en) * 2013-03-12 2014-09-18 Taiwan Semiconductor Manufacturing Co. Ltd. Barrier Layer for FinFET Channels
US20150263159A1 (en) * 2014-03-17 2015-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET Structure and Method for Fabricating the Same
CN105990346A (zh) * 2014-09-29 2016-10-05 台湾积体电路制造股份有限公司 具有衬底隔离和未掺杂沟道的集成电路结构
CN106158962A (zh) * 2014-10-03 2016-11-23 台湾积体电路制造股份有限公司 FinFET和形成FinFET的方法
CN108122960A (zh) * 2016-11-30 2018-06-05 台湾积体电路制造股份有限公司 半导体装置

Also Published As

Publication number Publication date
TW202002016A (zh) 2020-01-01
TWI745673B (zh) 2021-11-11
US20220376089A1 (en) 2022-11-24
US11456373B2 (en) 2022-09-27
US20200259001A1 (en) 2020-08-13
US20190386118A1 (en) 2019-12-19
US10665697B2 (en) 2020-05-26
CN110610863B (zh) 2022-11-18

Similar Documents

Publication Publication Date Title
CN110610863B (zh) 半导体装置与其形成方法
US11823949B2 (en) FinFet with source/drain regions comprising an insulator layer
CN110783195A (zh) 半导体装置的形成方法
US20220285552A1 (en) Semiconductor Device and Method
US20220352038A1 (en) Semiconductor device and methods of manufacture
US20230387126A1 (en) Semiconductor device and method
TWI768678B (zh) 半導體結構及其形成方法
US20240021617A1 (en) Semiconductor device and method
US11990509B2 (en) Semiconductor devices having gate structures with slanted sidewalls
US20220351975A1 (en) Semiconductor Device and Method
US20220352321A1 (en) Method of Forming a Semiconductor Device with Implantation of Impurities at High Temperature
US11302567B2 (en) Shallow trench isolation forming method and structures resulting therefrom
TWI816801B (zh) 半導體裝置與其形成方法
US20230008994A1 (en) Semiconductor device with dielectric layer and method of forming the same
US20230065620A1 (en) Semiconductor device and method
TW202243030A (zh) 半導體裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant